利用FPGA实现工业以太网交换机设计优化

IEEE 1588系统通过检测主机和从机间通信延时来同步主机和从机的时钟。

在主机和从机时钟之间安放一个交换机会引入额外延时，因为交换机必须分析数据包然后再行路由。

增加的延时不是好事，但对它可以进行延时修正，所以它并非主要问题。

最大的问题是，当流量增加时，路由数据包所需的时间将急剧增加。

这是由于缓存、分析并将数据包路由至众多目的地所需的时间引起的。这种变化极大降低了1588时钟同步的精度，从而显著恶化了对整个系统的实时控制性能。对1588主和从时钟间延时的测量也依赖于两个方向上通信时间的对称，因为采用的测量方法是统计一个加有时间标记的信息由从时钟到主时钟再从主时钟返回从时钟所用的时间再除以2。在大多数交换机和以太网网络实现中，这种对称性不太可能出现，从而进一步降低了时钟同步的精度。

图1：典型的边界时钟应用框图。

不过IEEE 1588标准提供了该问题的解决之道：若交换机本身也有时钟(图1所示)，则可测量数据包路由所需的时间并将其整合进同步计算中。由于系统不需要这种功能，所以包含这类‘边界’时钟的交换机很难看到，即使有一般也很贵，并且通常是为特定网络实现定制的。随着基于IEEE 1588的网络的迅速普及，针对如何在产品和网络基础架构中高效且高性价比地实现IEEE 1588功能，制造商面临着艰巨挑战。

作者：Francois Balay   来源：电子工程专辑