宽带数字接收机的研究及实现

1 引言

软件无线电是一种基于高速、高精度A／D转换器与高速FPGA／DSP器件，并以软件为核心的崭新体系结构。受A/D转换器制约，直接采样处理射频信号有一定难度，因此目前普遍采用中频数字化方案：射频信号首先进入接收天线，然后送入射频前端处理。这种结构与常规的超外差电台的接收机类似．射频前端的主要功能是将射频信号下变频为适合A／D转换器采样的带宽及中心频率适中的中频信号，这样大大减轻后续的 A／D转换器采样以及信号处理负担。中频信号经带通采样后，再通过FPGA中的DDC以及数字信道化，进一步降低信号处理速率。使得后续数字信号处理更容易。

2 系统实现

2．1 前端高速采样模块

ADC08D1000是双通道低功耗8 bit A/D转换器，单通道最高采样频率达1．3 GHz，全功率带宽1．7 GHz，1．9 V电源供电．每个通道差分输入。其模拟输入包括采样时钟以及2路采样信号，由于均为差分输入，所以要通过变压器对单端输入的信号进行转换。由于该A/D转换器的输入阻抗为100 Ω，所以差分输出端接100 Ω电阻，将输出阻抗转为50 Ω差分阻抗。A/D转换器模拟输入电路如图1所示。由于A/D转换器为差分输出，其100 Ω匹配电阻应尽量靠近FPGA引脚放置。

2．2 FPGA的信号处理单元

FPGA选择Altera公司的StratixII系列器件，该系列FPGA特点：采用"自适应逻辑模块"(ALM)构架优化FPGA的性能及资源利用率；高速DSP模块(最高达370 MHz)，实现专门的乘法、乘加运算及有限脉冲响应(FIR)滤波器；最多有16个全局时钟，支持动态时钟管理以降低用户模式时的功耗；最多有12个锁相环(PLL)。根据该设计的数据处理要求，以及估算处理所需的资源，选用EP2S90F1020C3型FPGA。

2．3 系统原理框图

A／D转换器的采样速度为600 MHz，A/D转换器内部通过DMUX输出300 MHz奇偶两路送至FPGA，FPGA内部通过LVDS模块转换为单端信号，然后进行数字下变频(DDC)处理。需注意，A／D采样得到的数字信号为偏移二进制类型，需转换为补码形式，以便后续处理。

DDC后得到的基带信号进入信道化滤波器组完成信道化处理，可得到32路子带信号，此时每个子带信号的速率降为300～32 MHz，从而大大减轻后续信号处理负担。图2是FPGA内部处理模块框图。

2．3．1 数字下变频DDC

A／D转换器的输出信号为LVDS形式，进入FPGA后需转换为单端信号。采用 Altera公司提供的模块完成信号转换。由于A／D转换器采用偏移二进制，需转换为补码形式。数字下变频是将高速率信号变成低速率基带信号，以便进一步作信号处理。典型的数字下变频采用乘法器和NCO实现，其缺点：A／D转换器需在高频下采样数字化；当采样速率很高时，后续数字低通滤波则成为瓶颈，特别是当滤波器阶数很高时：低通滤波后抽取，这意味着有很多经下变频和低通滤波后的数据都未被利用，浪费大量运算结果，运算效率低。因此，这里提出一种基于多相结构的高效宽带数字下变频结构，如图3正交变换的多相滤波实现图3所示。

具体实现：2倍抽取在A／D转换器内部通过DMUX完成，然后由符号转换将输人信号正负交替输出，利用加法器实现，加减可控制。

需输出原数据时，加减控制设为加法；需输出反相数据时，则设为减法，输出数据为零减去原数据。FPGA实现如图4所示。

作者：魏旭光,任辉 陕西西安 来源：国外电子元器件