帧同步系统的FPGA设计与实现

3．3 同步保护模块

系统进入维持态时就需要同步保护电路保护帧同步信号。这部分电路由时钟控制模块、基本RS触发器模块和5分频计数器组成，其中，时钟控制模块和基本RS触发器模块的主要功能是状态转换和控制输出帧同步脉冲。对于RS触发器值得注意的是：如果R=0和 S=0后同时发生由0至1的变化，则输出端Q和Q都要由1向0转换，Q和Q端输出就会为任意态，这就是冒险竞争现象。当产生冒险竞争后，由于触发器的输出为任意态，就会导致整个系统的输出为任意态。解决方法是在系统中加入时钟控制模块控制触发器的复位端，确保不出现任意状态，使系统工作状态稳定。5分频器在识别器模块无输出时，这可能是系统真正失步也可能是偶尔干扰所致，只有连续5次这种情况系统才会真正认为失步。保护模块仿真图如图5所示，其中， zhengout为帧同步输出信号；clk为时钟信号；data为输入的信码；q为RS触发器的Q端；fenpin39为39分频计数器的输出端。

4 帧同步系统顶层文件设计

所谓顶层文件设计就是把所涉及到的各个模块放在一起，形成一个便于阅读的图形方式，在编译各个模块时，如果设计没有错误。系统就会创建一个代表该模块的符号文件，可以被高层设计所调用。本设计中各模块通过VHDL语言进行设计，在 QuartusⅡ开发软件下编译通过。采用Altera公司Cvclone系列的EP1C12Q240C8器件，并且帧同步电路仅用到该器件不到1％的逻辑单元。顶层设计图形如图6所示。图6中，ZCB和AND7(七输入与门)为巴克码识别器；CLKCONTR为时钟控制器；FENPIN5为5分频器计数器；FENPIN39为39分频器计数器；RS_CLK为RS触发器。

实验结果分析：在Quartus II环境下，时钟clk的周期为200μs，当时钟周期设定的值很小时，比如纳秒级别，系统则极易出现冒险竞争现象，因此要将时钟周期的值设定的大一些。 data为输入的数据流，为了便于仿真，只在数据流中加入3组巴克码。bakeshibie为巴克码识别器的输出，当巴克码出现后，触发器的Q端变为高电平，系统进入维持态，此时5分频计数器开始计数，若在未计满5次时再次出现巴克码，则5分频计数器重新开始计数，若计满5次仍未出现巴克码，则系统彻底丢失同步状态，Q端变为低电平，系统进入捕捉态。总体设计时序仿真图如图7所示。由于此帧同步系统要应用在DPSK解调中，所以帧同步系统仿真的时钟频率要与DPSK解调的时钟频率一致。仿真时要注意码元的传输方向即巴克码是高位先发送还是低位先发送，这将影响到仿真质量。

5 结论

详细阐述各模块功能，实现方法及仿真图形，系统对帧同步码(巴克码)作出严格限制，即系统只有在严格收到帧同步码后才会有帧同步信号输出，提高系统的可靠性。保护电路设计有效降低漏同步和假同步的概率，时钟控制的RS触发器保证了同步系统状态的正确转换。同步系统各项技术指标均符合要求，工作正确可靠，有较高使用价值。

作者：范寒柏,谷力伟,赵冉 华北电力大学 来源：国外电子元器件