使用新SRAM工艺实现嵌入式ASIC和SoC的存储器设计

SoC设计则需要更具性价比的IP宏，根据成本或容量的需要，这些IP宏可以方便地在任何代工厂中制造，或者从一个代工厂转移到另一个代工厂。在版图和配置阶段，这种宏还能向ASIC设计师提供更多的灵活性。

多家代工厂拥有这种所谓的"单晶体管SRAM"技术，并作为可授权的知识产权。这样一种以编译器为主导的方法已见用于bulk CMOS工艺中，由于没有额外的掩模步骤，因此可以降低15-20%的晶圆成本，并可缩短产品上市时间。

对于系统的其它部分来说，上述方法形成的存储块接口看起来就像是一个静态RAM，但与采用6T单元的存储器阵列相比，它的密度(单位面积的位数)可以达到后者的2到3倍(在将作为面积计算一部分的支持电路开销进行平均后)。存储器阵列越大，支持电路需要的总面积就越小，存储块就有更高的面积效率。

为了创建理想的存储器阵列，可以使用像MemQuest这样的存储器编译器工具。这些工具允许设计师实现更冷、更快或更高密度的coolSRAM-1T配置，这些配置可以在不同的代工厂和技术节点间移植(见图3)，从而可以避免人工阵列实现所需的非重复性工程费用。

图3：便携式coolSRAM-1T设计用于特别低功率的设备，它通过自适应电路尺寸调整、虚拟接地、自适应后向偏置和其它电路技术来降低漏电流。

编译器还可以帮助用户使用最优的内核尺寸、接口和长宽比并实现最短的上市时间，并向设计师提供它编译的存储器阵列的电气、物理、仿真(Verilog和VHDL)、测试和综合结果。

在一个1Mb的存储器阵列实例中，例如coolSRAM-1T配置，存在着室温下为数微安的漏电流，对于供电电压和时钟速率来说这是一个典型的边界条件(图3)。

在采用100kHz或100kHz以下的典型刷新速率以及128k字×8位的组织结构时，1Mb coolSRAM-1T阵列有一个空闲功率能使数据保持时间与同样容量的SRAM相当。(coolSRAM-6T的1Mb实例在采用台积电公司的130nm G工艺制造时将占用约2.6平方毫米的面积，每兆赫兹消耗功率小于100微瓦)

虽然SRAM-1T功能如同SRAM，但内部却具有DRAM的特征-当采用130nm工艺实现时，室温下的存储单元可以保持数据数十毫秒的时间。支持的刷新控制逻辑透明地提供刷新功能，并能根据温度调节刷新周期。

如果设计师想用SoC管理刷新，也可以选择旁路掉存储器阵列中的刷新控制器，使用来自SoC逻辑的刷新信号。这样可以有效地节省SoC中的一些动态功耗，因为系统逻辑可以"按需"而不是"自动"实现SRAM-1T的嵌入式刷新逻辑。

SRAM-1T实例中的存储单元也支持睡眠和待机模式。在睡眠模式时，可以通过抑制大部分存储器阵列的时钟来极大地降低功耗。

当阵列"被唤醒时"，数据必须被重新装载进存储单元。在待机模式时，存储器通过使用低频刷新操作使数据得以保持，此时功耗是很小的。当返回到工作模式时，存储器可以立即投入使用，数据不需要重新被装载进存储器阵列。

设计师还能通过配置让存储器阵列以不同的行尺寸-256、512、1024或2048位进行刷新，甚至实现多行同时刷新。还允许设计师有选择的只刷新阵列的一小部分以保持关键数据不丢失，同时切断阵列其余部分的供电。

对任何存储器阵列来说，制造工艺的变化总是有可能导致存储器阵列中出现一二个坏的位。这样的芯片不一定要废弃，设计师只需增加列和行冗余机制就能提高良品率。

如果芯片交付后发生位故障，可以采用内置自修复功能以及一次性可编程coolOTP存储器修复存储器阵列。另外，内置自检功能也可以增加进存储器IP块中，它不会影响芯片的性能。

当存储器阵列的基本性能不能满足系统需要时，设计师可以使用一些结构化技术从存储器阵列中获得更高的性能。然而，使用这些技术需要付出一定的代价，它们会影响芯片的功耗、尺寸和复杂性，因此必须认真地进行权衡分析，确定最佳的存储器阵列和芯片架构组合，这样才能实现理想的性能和成本目标。

对芯片架构设计师来说使用宽字架构是一种不错的选择，它能将存储器组织成在内部提供128、256或1024位宽数据字，然后向下复用成想要的字宽度(见图4)。

图4：在典型的SoC设计中，宽的内部存储器总线可以用来快速传送图形和DSP处理中的实时性数据。

这种技术可以将视在时钟速率(apparent clock rate)提高2倍或4倍，从而减少实际存取时间，最终降低功耗。在这种情况下，由于需要解复用逻辑将宽字减小到适合SoC其余部分使用的合适宽度字，会对IP设计产生面积上的消极影响。

作者：Novelics公司 来源：维库开发网