基于FPGA快速A律压缩编码的设计与实现

4 具体实现

图2 系统框图

图2系统框图中实现了一种并行数据处理且适合于编码流水线作业的改进算法，并采用FPGA具体实现。系统主要由状态机（state）和比较单元（compare）这二部分组成，其中Comp1，Comp2，……Comp7这七个单元模块在状态机的控制下并行进行流水线数据处理。即在状态机的控制下，在一个clk时钟脉冲当中，七个单元同时进行着数据的处理工作，处理完成后，前一个Comp单元的输出作为后一个Comp单元输入，在下一个clk时钟脉冲到来时紧接着又进行下一组数据处理。按照这种方式，依次处理下去，从而达到流水线作业的目的。下面对该系统进行具体实现。

4.1状态机（state）

为了使comp模块间有序进行工作，确保之间数据正确稳定的传输，特引入状态机对各模块进行数据读、写控制。

4.2比较单元（compare）

图3 comp单元流程图（段内码单元）

图4 comp单元流程图（段落码单元）

作者：李春泉 李敬群 贺晓慧 李滨涛 戈志华 来源：微计算机信息