嵌入式DDR息线的布线分析与设计

2．2 基于布线考虑的DDR信号分组

DDR控制器包括超过130个信号，并且提供直接的信号接口连接内存子系统。这些信号根据信号的种类可以分为不同的信号组，如表1所列。其中，数据组的分组应该以每个字节通道来划分，DMO、DQSO以及DQO～DQ7为第1字节通道，DMl、DQSl以及DQ8～DQl5为第2字节通道，以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配，每组内信号长度差应该严格控制在一定范围内。不同组的信号间虽然不像组内信号那样要求严格，但不同组长度差同样也有一定要求。具体布线要求见2．4小节。

2．3 信号组布线顺序

为了确保DDR接口最优化，DDR的布线应该按照如下的顺序进行：功率、电阻网络中的pin脚交换、数据信号线布线、地址／命令信号布线、控制信号布线、时钟信号布线、反馈信号布线。

数据信号组的布线优先级是所有信号组中最高的，因为它工作在2倍时钟频率下，它的信号完整性要求是最高的。另外，数据信号组是所有这些信号组中占最大部分内存总线位宽的部分，也是最主要的走线长度匹配有要求的信号组。

地址、命令、控制和数据信号组都与时钟的走线有关。因此，系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑，以确保所有这些关系都能够被满足。

2．4 各组信号布线长度匹配

时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60Ω，差分阻抗控制在100~120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻Rs值在15～33Q，可选的并联终端电阻RT值在25~68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。

数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50~60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在~25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mi内。与相匹配的DM和DQS串联匹配电Rs值为o～33 Ω，并联匹配终端电阻RT值为25～68其他DDR信号。

地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持20 mil以上。组内信号应该与DDR时钟线长度匹配，差距至少控制在25 mil内。串联匹配电阻Rs值为O～33 Ω，并联匹配电阻T，值应该在25~68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。

控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。

仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33 Ω，并联匹配终端电阻RT值为25～68 Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。

2．5 电源部分的设计分析

通常情况下，DDR供电电压是2．3～2．7 V，典型值是2．5 V，工作频率的不同可能引起正常工作电压的不同。参考电压VREF是1．13～1．38 V，典型值是1．25 V。VTT以VREF为参考，电压范围是(VREF一O．4 V)一(VREF+O·4 V)。由于VREF只是给差分接受器端提供一个直流参考电平所以电流比较小,最大的只有3mA.VTT的电流由于上拉的缘故,在输出端输出高电平时,VTT应能流入电流,在输出端输出低电时VTT电流输出.故VTT必须能同时有流入和流出电流,电流的大小依赖于总线上同时出现的电位状态,从常用的设计来看最大可以从2.3A到3.2A.

由于VREF电压作为其他信号接收端的重要参考，故它的布线设计也是十分重要的。叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电源芯片会把VREF和VTT从同一源输出,但是由于使用的目的不同，走线也完全不同。VREF最好和VTT在不同平面，以免VTT产生的噪声干扰VREF。而且无论是在DDR控制器端还是DDR存储器端，VREF脚附近都应放置去耦电容，消除高频噪声。VREF的走线宽度应该越宽越好，最好为20~25 mil。

VTT电源应该单独划分一块平面来供应电流，且最好放在DDR存储器端。如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻都添加一个0．1μF或0·01 μF的去耦电容，这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。

结 语

在带有DDR的嵌入式系统主板中，设计PCB最难的部分莫过于DDR的走线设计。好的走线就等于有了好的信号完整性和好的时序匹配，总线在高速输入／输出数据过程中就不会出错，甚至能够有更好的抗串扰和EMC能力。DDR总线并行传输且速率较高，在设计过程中如果没有按照严格的约束进行布线，在设备后期调试过程中，将会出现各种各样异常问题，甚至是系统根本无法启动。而这些问题在查找和调试中很难发现，以至于无法完成硬件的开发。最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题，在走线时就把这些规则运用进去；如果有条件，可以做一下仿真，预先验证一下设计。这样做出来的设计，系统的稳定性和可靠性才会更高。

来源：中国IT实验室