DDR SDRAM控制器数据通道的设计与实现

（3） 级数的优化

当设计中出现长线时，由于线上寄生电容的存在，电路中的建立、保持时间增加，导致 总的逻辑路径延迟过大。在设计时可以增加路径传输级数，通过插入反相器来得到较小的路 径延迟，但要注意，由于添加的反相器使电路的寄生延迟增加反而会抵消一些性能。

（4） 分支情况

当一个逻辑门驱动两个或更多的门时，数据路径出现分支，要驱动多个负载，仅使用一 个驱动能力大的门不能解决问题，通常采用驱动树的结构是将连线分成几段较短的长度，并 且提供尺寸合理的缓冲器。时序电路里，可以采用多个寄存器构成一个驱动器树的方法，但 要注意，信号的时序关系非常重要。

4.2 读数据通道设计

系统时钟经过数字 PLL 倍频生成局部时钟CLKX2。存储器按照经过的局部时钟CLKX2 发出数据，数据经过读数据通道传递到DATAIN 端，主机按照系统时钟CLK 接收数据，数 据的发送频率降为原来的一半，位宽提高一倍。由于CL 的不同，存储器可能从时钟的下降 沿输出数据，这就需要根据具体的CL 值调整数据的相位，使数据都是在时钟延的上升沿输 出。由读时序方程，数据通道需要根据tCAS 调整电路结构，从而使DL 取到合适的值。

在 DDR SDRAM 中，根据不同器件，不同的频率，CL 有2.0、2.5、3.0 三种不同的取 值，这就涉及到数据通道中要进行数据相位调整。表1 是对SC_CL 的设置，SC_CL 是对控 制器内部的一个标志寄存器。用SC_CL[0]来控制通道内部的相位转换。

数据通道的接收端各需要两个触发器来消除亚稳态，触发器工作在频率为2f0，要占用 一个系统时钟。由于内部有一个转换电路，发送端同样也要两个触发器来输出数据，此时触 发器工作频率为f0，这又需要占用两个系统时钟。中间的转换电路在一个时钟内完成相位调 整和数据拼接。根据SC_CL[0]的值来对输出数据的相位进行调整。如图1 为读数据通道原 理图。数据经过数据通道后延迟为CL+DL，分别为6、6、7，这正好与SC_CL[1]的值对应 起来，主机可以通过SC_CL[1]的取值来确定接收数据的时间。

4.3 写数据通道设计

控制器按照系统时钟接在 DATAOUT 端接收数据，经过数据通道，按照局部时钟CLKX2 发送数据到DQ，数据的发送频率升为原来的一倍，位宽降为原来的一半。数据和数据掩模 DM 也必须同时给出，DM 的流入流出过程与数据的过程类似，可参考类似数据流通过程的 设计。存储器接收数据是参考数据选通信号DQS，DQS 与输入存储器的数据有90°的相位差，选用T 触发器进行设计。DQM 与DQS 的设计类似。

控制器收到主机的命令后，需要发出一个 OE 使能信号，此信号用来产生恰当的DQS， 并将数据总线DQ 导通。由于OE 要驱动多个负载，采用驱动器树的结构进行设计，这需要 对OE 的发出时间进行相应的配置。例如主机在n 时刻发出写命令，tRCD=3，则n+1 时刻发 出激活命令，激活一个行，n+2 时刻发出OE 使能，n+3 时刻发出写命令给DDR SDRAM， n±4.25 时刻在数据出现在数据线DQ 上，而DQS 的第一上升沿跳变出现在第一个数据的稳 定值期间，然后从此开始以2f0 的速率变化。

与读数据通道类似，数据在进入写数据通道的前后，两边各需要两个触发器来消除亚稳 态问题，并且要尽量减少组合逻辑。图2 是写数据通道的RTL 电路原理图。

5 结果分析

本设计采用 ModelSim6.1F 仿真工具进行了功能仿真；用QuartusⅡ7.1 软件进行综合、 时序分析、布局布线；用ModelSim 进行后仿真，仿真结果正确。选用Cyclone III FPGA Starter Kit 开发板对本文提出的电路进行调试。调试结果显示，本文提出的电路可以稳定工作，设 计满足JESD79E 标准的要求，可以用于实际应用中。

Altera 公司在文献[3]中提供了一个数据通道的参考设计，并将此参考设计与本文提出的 电路用QuartusⅡ软件进行综合。选用CYCLONE III 系列的EP3C25F324C6 器件作为应用器 件。表2 给出了综合报告表，其中Altera Data-path 为Altera 公司的参考设计电路，My Data-path 为本文提出的电路。从表2 可以看出，本文提出的电路比Altera 公司给出的参考设计电路在 面积上不占优势，但在速度方面优势明显。

6 结束语

本文根据 JESD79E 标准的描述，对存储器控制器进行了模块划分，找出与控制器数据 通道相关的操作，然后以时钟为坐标，建立信号的时序模型，列出读写时序方程，最后按照 时序和电路特性的要求设计出了读写数据通道电路。从结果分析可以看出，设计出的电路有着很高的性能，而且可以参数化配置，可以作为一个IP 用于DDR SDRAM 控制器的设计当 中。下一步将以此为基础，联系项目组正在研究的环网NoC 结构，开发出应用于此结构的 DDR SDRAM 存储器控制IP 核。

本文作者创新点：根据 DDR SDRAM 数据存取的特点，提出了一种新的高速数据通道 电路，在读数据时中可实现参数化配置。

来源：维库开发网