一种高精度中频信号数据采集卡的硬件设计

可以看出，DDC抽取部分由3个FIR滤波器级联构成，其中一个是级联积分梳状(CIC)抽取滤波器，另外两个是抽取因子为2的可编程抽取滤波器。CIC滤波器相对来说结构最简单，乘法运算比较少，只使用加法和延迟运算，可对信号进行粗略的低通滤波，适合于处理高速率的数字信号，而且抽取因子是可编程的，这是满足通带频率参数和多速率处理的关键，可降低后级滤波器的复杂度。当然，由于是粗滤波，它的幅度响应不够理想，也可能在通带内对有用信号进行衰减。紧接着CIC滤波器是补偿FIR滤波器(CFIR)，其结构相对也比较简单，只有2l阶，主要功能是补偿由前级CIC滤波器引起的衰落，同时对信号进行进一步的低通滤波和2倍抽取。最后一个级联的是可编程FIR滤波器(PFIR)，结构最复杂，有63阶，因此一般放在末级，用来处理低速信号，可对信号进行2倍抽取并完善滤波效果。

总的来说，CFIR和PFIR都是线性相位滤波器，在数据转换中，都具有很好的特性。

信号经过混频和滤波后，再就是重采样，重采样会独立地滤波并改变每个通道的输出数据率。重采样通常用来增加采样数据率，以满足与外部电路所要求的字速率和位速率的匹配。

GC4016可以通过合并通道来增大输出信号的带宽，即增大数据速率。即可以将A、C合并为一个通道，B、D合并为一个通道，合并后的输出数据率是原来的2倍。通常最大可将带宽增大为原来的4倍。

3．3 FPGA逻辑控制

FPGA是本采集卡的核心模块，可由时钟及触发源控制、DDC控制、数据处理、FIFO存储控制等模块组成，图5所示是其逻辑控制框图。

时钟及触发控制模块主要用于完成内、外时钟源选择，内、外触发源选择以及数据通路选择等控制命令的接收和发送；DDC控制模块是采集卡最重要、也是最具独创性的部分，它主要完成对GC4016芯片255个32位寄存器的控制字发送，从而实现其内部模块功能，其核心控制指令是载波频率、相位信息、增益控制、各滤波器及重采样中抽取因子的设置以及输出方式设置等。

数据处理模块可完成对最后数据标志位的处理以及必要的数据合并或分解处理，FIFO存储控制模块则可产生FIFO工作的控制时序。

3．4 缓存及接口

因为PCI总线接口数据传输效率非常高，而A/D采集数据的效率较低，所以，为了实现数据的高速传输，本设计采用IDT公司的FIFO芯片IDT72T72105来实现板上缓存，采样后的数据经过缓存后，再由PCI总线接口控制器读取，这样可以保证数据的实时性传输。

实现PCI总线接口的方式有两种，一种是采用专用PCI接口芯片，但专用芯片价格昂贵、功能繁杂、不能灵活配置、不利于系统的升级优化；另一种是进行基于IP核的FPGA设计，这种方法多用在设计者只需要用PCI接口的部分功能的场合。本设计采用第二种方式来实现PCI总线的数据传输，利用FPGA进行PCL总线设计，可以在单片FPGA中同时完成PCI接口和用户逻辑的设计，该方法可缩减成本，而且设计灵活，集成度高，并可减少资源浪费。

4 实验结果

本系统密集度高，芯片多为BGA封装，故在布局时应注意将数字部分和模拟部分尽量分开，以避免数字电路通过线间分布电容对模拟电路产生干扰。另外，在应用场所周围，如存在强干扰电磁场，还应在模拟电路部分加屏蔽措施。图6所示是用100 MHz内部时钟来对频率为3MHz的正弦信号进行采样，同时设置DDC本振频率为2．999 MHz，5阶差分梳妆滤波器抽取因子为25 (即总抽取因子为25x2x2=100)所获得的波形及频谱图。

若系统时钟为100 MHz，总抽取率为100，则系统对下变频信号的采样率为l MHz，而数字下变频后的信号频率为l kHz。根据Nyquist采样定理，使用1 MHz的采样率对l kHz的信号进行采样，完全可以不失真地恢复原始信号，即信号应当出现在1kHz处。但是，为了能让用户直观地从频谱图上读出原始信号的频率，可以在频谱图上显示差频频率加上本振频率后的信号频谱图，故本该出现在1 kHz处的信号，搬移到了3 MHz处，图中的信号出现在了3000．015 kHz处，这与理论分析一致。

5 结束语

本系统除了ADC及电源转换芯片外，全部采用BGA封装，这种设计使得整个系统体积小巧，集成度高。系统的数字下变频功能完全通过FPGA对数字下变频器件的重新配置来实现，因而提高了系统的灵活性，解决了传统数字接收机的缺点，体现了软件无线电技术的优越性。

来源：维库开发网