高帧频CCD数据采集处理系统的设计

根据采样保持电路的时钟可以将该电路工作分为采样和保持两个阶段。在采样阶段，采样得到的电压以电荷的形式存储在采样电容上，输出端处于短路状态，采样阶段即将结束的时候，输入端处于开路状态，存储电荷不再改变；在保持阶段，输入采样信号通过保持电容转移到输出端，由FPGA控制模拟开关分时选通每一路CCD信号，从而通过两个阶段的交替完成A／D变换全过程。

VCCD512H每一路的有效像元数为128×64。由于每行有8个过扫描像元(用于行箝位)，故设计中要保证使每行最少输出72个像元，则上下半帧的像元数都为128×576个。由此可以确定AD9942的主时钟CLI_X(CLI_A，CLI_B)即像素时钟为40 MHz，行同步信号HD_X，帧同步信号VD_X，并由FPGA分频产生其波形。它的时序图如图4所示。

3．1．3 高速A／D与FPGA接口实现

AD9942采样率达到40 MHz，由FPGA提供像素时钟、行同步、帧同步信号，但是这么高的时钟在线路板中是一个潜在的威胁，它既容易干扰其他器件，又容易被其他器件干扰。AD9942的数字输出属于并行，2个40 MSPS、12位数据流，如此高速数据传输与存储容易使数字系统中出现竞争冒险和亚稳态，因此首先在A／D的数据输出引脚和FPGA的输入引脚之间串联100 Ω的电阻，用来削弱高速数据线在0，1之间变换产生的毛刺和数据线之间的干扰。其次，在FPGA内部对A／D的数据线和锁存时钟的使用应严格按照器件手册上的建立时间和保持时间来设计，否则容易产生亚稳态。

3．2 FPGA实现A／D控制、数据缓存

3．2．1 FPGA器件选择

现场可编程门阵列FPGA(Field Programmable Gate Array)集采样控制、处理、缓存、传输控制、通信于一个芯片内，编程配置灵活，开发周期短，系统简单，具有高集成度、体积小、功耗低、高速、I／O端口多、在线系统编程等优点，在只需要简单数据处理的情况下，FP-GA能够提供比专用高速DSP更好的解决方案，并且特别适用于对时序有严格要求的高速多通道数据采集系统。特本设计在实际应用中以FPGA作为数据采集的控制核心，实现CCD多通道模拟信号的采集和处理。为实现系统控制与数据缓存一体化的设计，该系统采用的XQ2V3000是Xilinx公司推出的Virtex-Ⅱ系列的FPGA，它内部有丰富的资源，包括三百万个门，448 Kb的分布RAM，96个乘法器，96×18 Kb的Block RAM，12个数字时钟管理器(DCM)，720个可配置I／O引脚，最高内部工作频率达300 MHz。

3．2．2 ADC控制信号

AD9942内部寄存器由6条外部配置线进行写入，分别为两条32位数据线SDATA_X(SDATA_A，SDATA_B)包括8位地址、24位数据(用于AD工作状态控制)；两条位同步信号SCK_X(SCK_A、SCK_B)；两条控制有效信号SL_X(SL_A、SL_B)。数据信号在A／D变换前，即帧同步和行同步信号开始前，SL—X为低电平时由FPGA写入A／D寄存器，并控制其工作状态。仿真时序图如图5所示。

3．2．3 FPGA实现数据缓存

经过A／D器件转换之后的数据，首先通过FPGA内部高速缓冲，然后再转存到片外存储器中。该系统中FPGA内部Block RAM阵列的控制采用乒乓传输结构，它可以保证采样和传输各自不间断的进行。具体做法是将96个：Block RAM分成两组(RAM1，RAM2)，时钟和控制信号均独立。系统工作时，输入数据分为两路，流向由VHDL语言编程控制写地址来实现RAM1和RAM2的选择，当地址指向第一组的48块Block RAM时，RAM1进行数据写入，与此同时，第二组的48块BlockRAM则进行数据读出；RAM1存储结束后，切换到RAM2写入而RAM1读出的模式，如此循环。

XQ2V3000每一个Block RAM的容量为18 Kb，总容量为1 728 Kb(18 Kb×96)，CCD输出的一帧图像数据量为1 572．864 Kb(256行×512列×12 b)，可见完全可以实现帧存储。具体实现时由RAM1和RAM2各存取半帧图像，用VHDL语言在对读／写地址进行编程时，计数器计数满128行数据后，读／写地址分别指向另一个RAM，部分写地址仿真图如图6所示。

最终经过对AD9942的各项控制信号和FPGA数据缓存地址的仿真，仿真结果正确并符合技术手册的各项要求。

4 结 语

这里介绍了一种基于FPGA控制的CCD高速数据采集处理系统的原理和实现。由于创新性的将系统控制和数据缓存集成在一片FPGA内，并将多路CCD模拟信号通过分时复用一片AD9942实现了模／数转换。从而提高了系统的集成度，而且采用FPGA完成整个系统的主体设计具有速度快、设计灵活、保密性好和维护方便等优点，有效地解决了全系统控制同步问题。通过仿真结果测试，该系统可以稳定的工作，A／D转换速率可以达到40 Mb／s，帧频实现300帧／s，可以为CCD应用向高速、小型化、智能化、低功耗方向发展提供借鉴意义。

作者：黄 磊1，李自田2，孟 楠1,3，刘美莹1,2 来源：现代电子技术