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Turbo简化译码算法的FPGA设计与实现
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为防止迭代过程中数据溢出，对前后向递推项(5)、(6)式进行归一化处理：
3 FPGA实现关键技术
3.1 数据量化
在通信系统中，译码器的接收数据并不是连续不变的模拟量，而是经过量化后的数字量。接收数据的量化会引入量化噪声，从而影响译码的性能。所以，接收数据量化的精度直接影响到译码的性能。由参考文献[5～6]可知，采用3位量化精度就能得到与没有经过量化的浮点数据相近的译码性能。为了简化FPGA的设计，本文采用了统一的定点量化标准F(9,3)，即最高位为符号位，整数部分8位，小数部分3位。由此，前后递推项(9)、(10)式的初始值可表示为：
3.2 MAX*运算单元
由前面的MAX-LOG-MAP算法介绍可知，MAX*运算单元是整个译码的主要运算单元，它与viterbi译码的ACS(加比选)运算单元一样，先分别进行加法操作，然后对所得结果进行比较，最后将较小的一个结果作为运算结果输出。实现结构如图2所示。
来源：中电网
