DDR3存储器接口控制器IP核在视频数据处理中的应用

DDR3存储器控制器应支持广泛的存储器速率和配置，以满足各种应用需求。例如，Lattice ECP3 DDR3存储器控制器支持高达800Mb/s的DDR3器件速率，8至64位的存储器数据通道（带有x8或x16 DDR3器件），并且同时支持双列直插式存储器块（Dual Inline Memory Modules，DIMM）和单个存储器的器件。

DDR3存储器控制器必须为各种存储器访问实现不同的时序要求。一些要求对于我们的目标应用来说非常重要，包括以下几个方面：

DDR3存储器使用"类似cache"的bank进行组织，每个器件带有8个bank。访问最近工作（打开）的bank比访问未工作的（关闭）的bank速度快。

可使用4位、8位或交叉存取方式进行突发（burst）模式读访问。

根据存储器速率和用户设置，CAS和写延迟都是可变的。从读请求转换为写请求需要额外的延迟时间，因为双向的数据总线必须改变传输方向。

针对视频处理的IP核实现

为了使存储器数据带宽和效率最大化，针对视频处理设计的IP核实现需根据DDR3存储器特性使用相匹配的算法。下面列出了一些重要的实现考虑。

使用突发（Burst）模式的数据访问

DDR3存储器可通过突发模式访问，突发模式在数据以数据块形式存放（如视频处理应用）的应用中是非常有效的。同样，通过将视频数据以优化的方式放入8个bank中，数据传输带宽和之后的数据处理率可维持在一个高速的水平。在我们的示例中有4个视频源，因此如果我们为每个视频源使用2个bank（一个用作存储缓冲器，另一个用作处理缓冲器），这将使DDR3保持高传输效率。高效的DDR3存储器控制器应当基于每个bank的状态，使用最快的访问时间处理突发读和写。此外，视频处理器将事务分组，使总线换向时间最小化并进一步提高存储器带宽。 更高带宽的数据缓冲分配

来自视频源1的数据可通过FIFO读取并存储到DDR3存储器中的Bank 1。这将是一个只写操作，可以使用突发模式来保持传输的高效。一旦一个数据包保存到Bank 1，视频处理器可从Bank 1读出数据，对其进行操作并存入Bank 2。这些操作都可使用突发模式，因此总线换向的花销仅占用存储器带宽的很小的百分比。一旦Bank 2中的数据经过处理后可被读出，还是使用突发模式，然后发送到PCI Express接口，再传输到hub。尽可能地保持存储器bank为打开状态可使得控制器使用最短的存储器访问时间，从而提高了效率。

使用交叉存取的并行数据处理

数据读可在bank之间切换或交叉存取，而无需大量延迟或总线换向时间。因此，只要处理硬件能够支持，多个视频流可通过视频处理器同时处理。当处理好的数据写回DDR3存储器时，多个写操作也可以通过交叉存取来提高带宽。一个易于使用和可预测的存储器控制器，如：ECP3 DDR3存储器控制器，在用户基于其对数据处理的基本算法的了解的情况下来分配存储器缓冲区时，可以最小的硬件和软件开销来实现最大的带宽。

刷新和初始化

因为DDR3存储器中的数据必须定期进行刷新，一些存储器访问必须分配给刷新操作。DDR3控制器应支持自动刷新指令队列，它可能是深度为8的指令集，可以作为一个指令组来执行，以使效率最大化。DDR3器件的初始化过程是非常繁复的并且很容易出错，特别是在手动执行时。DDR3控制器的初始化模块应该通过与用户逻辑的一次简单的握手，自动初始化存储器，从而极大地简化了接口设计。

流水线的指令处理

存储器控制器应当使用指令流水线来提高吞吐率，在当前指令出现在存储器接口时，译码队列中的下一条指令。这种方法提供了高于双周期存储器控制器100%的吞吐量。

功耗管理

在一些DDR3应用中，功耗管理可能是一个需要考虑问题。在一些设计中，使用Power Down指令是非常有用的。该指令在没有数据访问需求的时候，降低功耗。在power down状态下，器件功耗的降低可达90%。莱迪思DDR3存储器控制器支持该指令。此外，莱迪思ECP3为带有SERDES和高速接口，如DDR3存储器控制器的应用提供最低功耗的可编程解决方案。

设计和验证流程

DDR3存储器控制器IP核必须易于配置、生成并应用到一个目标设计中。使用图形化用户界面（GUI）来配置各种DDR3控制器参数是一种简便的方法，为目标系统快速创建正确的控制器。所有的参数都需要确定，如：存储器宽度、深度、速度和延迟。每一类配置参数都有其独立的选项卡，有助于将设计任务分为一个个可管理的"任务块"。一旦参数选定，生成代码（用VHDL或Verilog）和生成相应的测试基准应当是比较容易的。

作者：莱迪思半导体公司 来源：EDN