基于Compact PCI体系的高性能监测测向处理平台研究

图3所示是本文设计的基于CPCI标准的大存储容量、高传输带宽的通用数据存储板。板载1片Stratix III E与2片Cyclone III FPGA以及96片NAND FLASH。StratixIII E是存储板数据接收和分发的枢纽，该器件可应对存储器较多的应用，为采用乒乓结构对数据进行缓存提供资源，主要完成以下功能：提供高达1 Gb/s的差分传输速率；通过PCI接口芯片PCI9656连接到PCI总线上，实现64 bit的局部总线；通过J4/J5实现板间自定义的高速差分数据传输。2片低成本Cyclone III分别连接48片NAND，实现数据的高速分发和NAND阵列的二级管理。在高速数据存储卡的设计过程中，打通主机与存储模块之间的数据传输通道是调试的重点，这涉及FPGA中PCI本地端匹配逻辑的设计。一个典型的基于状态机设计的匹配逻辑时序如图4所示。

2.3 紧耦合和支持灵活配置的并行处理模块

主处理平台的计算能力往往构成了获取宽带信号时频域完整信息的瓶颈。本文针对一体化设计的具体需求探讨了一种紧耦合和支持灵活配置的并行处理硬件架构来解决这一问题[3]。信号处理不同模块有不同的运算特点，设计过程中，不同的模块需要选择在不同的器件中完成[7]。FPGA设置灵活，但是主频很难做高，通常只有几百MHz，这与DSP的几千MHz甚至于GHz相去甚远。因而，对复杂的运算和协议分析适合采用DSP处理，而FPGA则偏重于计算量大、运算结构简单的并行处理，在诸如数字下变频（DDC）、匹配滤波器、FFT的设计中具有更好的性能，而且开发方便。同时，要充分体现软件无线电的思想，达到通用性与一体化的要求，可重配置技术的突破是必须完成的任务。FPGA具有的硬件可重构性是GPP、DSP所没有的功能，所以本文采用基于大规模FPGA+高性能DSP的主处理平台设计方案也是保证系统结构具有可重配置特性的前提。同时，为了保障与本总线式结构平台的各个组成部分有好的通联性，并考虑到系统性能和处理能力的可扩展性，本模块采用CPCI作为互联控制总线，设计遵循CPCI 6U规范，并预留有SRIO(J3)、高速自定义IO(J4、J5)作为模块之间或板级芯片之间高速数据流共享和协同处理的通道。该并行处理模块硬件功能相对独立，可方便功能需要的裁剪定制。同时，这些特征也决定了硬件平台具有较长的使用周期，节约了研发经费。并行处理模块原理框图如图5所示。

本并行处理模块采用TI全新高性能1.2 GHz单核DSP TMS320C6455作为并行处理的核心，为同时执行多通道处理任务和应对同时执行多个软件的高强度、高性能应用提供资源。C6455在统一器件上完美结合了高带宽外设集成(千兆以太网MAC)、Serial RapidIO(SRIO)、运行速率553 MHz的DDR2存储器接口以及更大的存储器（L2存储器达 2 MB）。这些为提高常用算法的处理效率、提高系统扩展能力提供了原始支撑，满足了一体化的高性能设计要求。

本文基于最新技术，就高性能监测测向处理平台设计所需的高速数据采集、数据传输、实时处理等核心技术进行了研究，实现了通用系统的多功能性与专用系统的针对性的有机结合，在一体化集成与应用研究方面具有创新性。在充分体现资源裕量设计的基础上，该平台具有很好的实时处理分析和信息综合性能，可以满足多种应用背景和不同技术指标的需求，在工作方式上具有高度的灵活性和适应性。

参考文献

[1] 刘小刚，张圆圆，杨汝良.基于CPCI总线的高速大容量通用信号处理机[J].数据采集与处理，2008，23(3)：347-351.

[2] 向新.软件无线电原理与技术[M].陕西：西安电子科技大学出版社，2008.

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[5] 贾金锁，高梅国，韩月秋.大容量高速数据采集系统的设计[J].电讯技术，2003(6)：60-63.

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[7] 曾义芳.DSP开发应用技术[M].北京：北京航空航天大学出版社，2008.

作者：康 凯 朱然刚 胡 磊 来源：电子技术应用