利用FPGA和CPLD数字逻辑实现ADC

低频/最小逻辑ADC的测试结果

无需可选数字滤波电路的低频/最小逻辑电路已经用一块*估板在莱迪思的MachXO CPLD上实现，并使用电压范围为0V至3.3V的0.8Hz输入信号。如图1所示，采用可选的存储器缓冲区及莱迪思ispLEVER设计软件的Reveal Logic Analyzer功能。该功能将缓冲存储器添加至目标设计，并加入控制数字信号采集、数据缓冲和通过JTAG电缆输出数据到计算机所需的逻辑。在测试过程中，使用Linear公司的PScope软件在捕获的数据上运行FFT。该电路对0.8Hz模拟输入的响应显示在图3的上半部分。

图3：A/D转换器的结果实例：低频和高频选项。

接收到的数字信号显示在PScope屏的顶部窗口中。纵轴用来测量代码步长(0到255)，横轴用来测量采样(在这个例子中有1024个样本)。在边栏的右上角报告频率，如f1(基本)频率。FFT的结果显示在窗口的下面，根据它们的dB水平通过纵轴显示谐波频率。从FFT产生的关键参数显示在右下侧栏，其中包括有效位数(ENOB)和信噪比(SNR)。这些结果表明，输入信号已成功转换为具有好的分辨率和信噪比的数字信号。

实现更高频率的ADC

图1右上角的较高频ADC的前端仍然采用RC电路和LVDS输入。过采样触发器捕获LVDS输入的比较结果。通过驱动RC电路的通用LVCMOS输出反馈这个信号。如果比较器输出为逻辑"1"，这意味着模拟输入高于RC电路的电压。逻辑"1"通过触发器采样，并反馈到RC电路，使RC电路的电压上升。如果比较器输出为逻辑"0"，反馈信号将为逻辑"0"，这将会使得RC电压更低。通过这个简单的反馈机制，数字值"跟踪"模拟输入频率。

图4的右下方展示了一个用红色表示的采样模拟输入波形的示例，以及采样触发器的输出：蓝色的列代表一个逻辑"1"，白色列代表一个逻辑"0"。注意在通用脉冲编码调制(PCM)格式中"1"和"0"的改变方式。

使用级联积分梳状(CIC)滤波器，PCM输入数据可转换成反映模拟输入流频率的输出流。CIC的功能基本集成(增加或减少)单个位PCM信号，以生成所需比特数的连续输出信号。在图4下方的例子中，将蓝色位视为一个"1"，白色位作为"-1"，可以清楚地看到，求和(积分)运算将产生输入波形的数字表示。 (请注意，输出波形将移位约半周期，因为一个"1"序列将对应数字值的增加，在图4中， "1"序列在波形的"高"部分产生，而一系列"0"在波形的"低"部分产生。)

由于反馈环路的"跟踪"过程，RC电路电压可能围绕模拟输入电平摆动。当过采样触发器在"1"和"0"之间变化时，RC电路的电压会从稍高于模拟输入电平下降至稍低于模拟输入电平。这个过程一直持续到模拟输入电平发生变化。这种高频率噪音可以通过使用可选的数字滤波器来消除。

图4：Δ-Σ调制器的转换阶段的结果。

较高频率的设计可以监测多个用于工作和环境状况通信的音频附加信号。例如，可定期发出5k和12K Hz信号，以指示远程音频监控系统的状态。这些信号可以指示设备的环境情况(温度和湿度)。正如前面的例子，通过简单地添加更多的LVDS输入，可以支持多路模拟信号。该设计可作为8个模拟信号的中心。通过时分多路复用输入，仅需要使用一个数字逻辑的副本。

较高频率的ADC测试结果

较高频率的ADC电路已用*估板在Lattice XP2-17 FPGA上实现。测试期间使用具有0V至3.3V摆幅的15K Hz输入信号。使用方案选项2的电路来处理模拟信号，图1所示的方案选项2使用数字滤波器。结果显示在图3的下半部分，窗口的上方显示接收信号，FFT在底部，F1频率为15.1K Hz。下边栏的结果给出9情况下的 ENOB以及61 dB的信噪比。这些结果表明，输入信号已成功转换为具有良好分辨率和信噪比的数字信号。 (莱迪思半导体公司)

来源：维库开发网