基于TalusVortexFX的32/28纳米节点设计方案

Talus1.2以基于轨道的复杂优化算法而著称，它使得用户在流程更早期的全局布线期间就可解决串扰问题。Talus1.2解决串扰相关问题的方式有很多，最基本的方式是使用最佳层分配和通过可用资源的扩散布线;它会有效管理这种扩散以避免对线长或通孔数量造成的显著负面影响。此外，全局布线器自带有多线程功能，可获得超高的性能水平。

为了获得高性能，所有全局布线器会先做假设。如：在"桶(bucket)"中放置导线，每个"桶"中的导线都设置于相互的顶部，因此一开始就可以直观地看到。在多数环境中，流程下游的轨道的真正排序和布局工作是留待详细布线器来完成。而解决流程下游的串扰问题要花费多上一个数量级的精力，而且按需修复(如：上调单元的尺寸会伴随面积和漏电功耗的相应增加)可能不是最佳、乃至可完成的方法。

事实上，只有在知道轨道排序及其空间关系时才有可能精确评估潜在的串扰效应。因此Talus1.2将全局轨道区段转换为空间上可布局的区段，然后再使用这一区段在流程更早期就对潜在的串扰问题进行评估;这样通过在全局布线阶段对线路的重新排序和设置,所有的串扰问题都可以在流程的更早阶段得到解决。在全局布线阶段所做的这些修改接下来还可用于为流程下游的详细布线器提供指导，这样便可以少得多的计算工作获得更优的解决方案。

32/28纳米工艺变异问题

对于以180纳米及更高技术节点制造的硅芯片来说，所需的只是解决些少量晶圆间变异，即源自不同晶圆的晶粒在时序(性能)、功耗等特征方面的差异。这种差异可能是由于从一家代工厂到另一家代工厂的制程变异和仪器及操作环境微小差异所造成，如：炉温、掺杂程度、蚀刻浓度、用以形成晶圆的光刻掩膜等等。

在较高技术节点时，所有晶粒间工艺变异(同一晶圆上各晶粒间差异)和晶粒内工艺变异(同一晶粒上各区域间差异)相对来说并没那么重要。(晶粒间变异也被称之为"全局"、"芯片到芯片"、"晶粒到晶粒"变异。)例如：如果一个芯片的核心电压为2.5V，那么在多数情况下会假设整个晶粒拥有一致和稳定的2.5V电压;同样的也会假设整个晶粒上拥有统一的芯片温度。

随着尺寸越来越小的新技术节点浮出水面，晶粒间与晶粒内工艺变异变得日益重要。这些变异中有些是系统变异，这意味着它会随着单元级电路功能而改变。例如：晶圆片中心附近所制造的芯片与朝向晶圆片边缘所制造的芯片相比，其相关的某些参数可能会有所不同;在这种情况下，可以预测所有参数都将受到类似影响;而一些参数还会在随机变异的情况下独立地波动，据说这可能是基于区域的变异(相对于基于距离的变异)。

图5.在32/28纳米节点，晶粒间与晶粒内变异极为重要。

晶粒间与晶粒内工艺变异统称为片上变异(OCV)，在32/28纳米节点变得极为重要。这是由于随着每个新技术节点的推出，控制如晶体管结构的宽度和厚度、轨道和氧化层等关键尺寸变得更为困难，最终导致相对变异百分率(与某些中值相比较)会随着每个新的技术节点而变得更大。

解决OCV的传统方式是使用一阶方案(first-orderapproach)，包括在整个芯片上应用一揽子容限。不过在32/28纳米节点，这种方法过于悲观，会导致过度设计、设计性能降低和时序收敛周期变长。因此Talus1.2部署了复杂的高级OCV(AOCV)算法，基于单元和轨道的邻近性(如：两个相邻单元与位于晶粒相反两端的两个单元相比较，相互间相关潜在变异会更少)来应用上下文特定的降额值。这种更为实际的模式可降低超额的容限，进而减少悲观的时序违规并提高器件性能。

32/28纳米多模多角(MMMC)问题

除了前文主题中所提及的制造工艺的变异以外，我们还必须解决芯片使用的环境条件(如：电压和温度)存在的潜在变异问题。所有这些变异均可归入PVT(工艺、电压和温度)项目范围。

对于以更早期技术节点所创建的器件来说，晶粒间与晶粒内PVT差异可以忽略不计。先做假设，然后基于整个芯片表面具有一致的工艺变异这一事实、基于整个晶粒上具有稳定的核心电压和温度等环境条件这一事实来简化工作是有可能的。基于这些假设，通过采用一系列bese-case条件(最高允许电压、最低允许温度等)，确定每条路径bese-case(最小)延时会相对容易;同样的，通过采用一系列worst-case条件(最低允许电压、最高允许温度等)，确定每条路径worst-case(最大)延时也会相对容易。

图6.在32/28纳米节点需要解决大量模式和角点。

如worst-case和best-casePVT等特定系列条件就是我们俗称的"角点"。在32/28纳米技术节点，晶粒间与晶粒内PVT差异十分明显，解决大量模式和角点的工作是必不可少的。而且，前文提过的低功耗设计技术还会让这一问题进一步复杂化。例如：在多电源多电压(MSMV)技术情况下，可能一个电压岛的电压值为其允许电压范围内最低电压，另一个电压岛的电压值为其允许电压范围内最高电压，而其余电压岛的电压值则会在这两者之间。又如：有的芯片具有不同操作模式、拥有的一个或多个电路模块位于在电源切断的晶粒中心都将导致所需分析的角点情况显著增加。

目前工具的问题在于：实现期间，芯片必须可在MMMC前景下进行优化。许多现有系统通过先考量已假设的worst-case情景、然后对别的条件进行优化的方式来着手处理优化问题。遗憾的是，这可能导致过度悲观主义，造成次优性能。甚至更糟的是，如果这些关于哪些是worst-case情景的假设是错误的，那么结果可能是得到完全不管用的芯片。Talus1.2内置有自带MMMC处理功能，这意味着优化过程不会漏掉任何情景。此外，Talus1.2的高速度和大容量还意味着，它能够考虑到的不只是较小子集的实现情景，而是这款工具需要处理的整个系列的签核情景。因此，Talus1.2可提供更好的性能和更短的实现周期。

以DistributedSmartSync技术增强TalusVortex的性能

前文所提及的物理实现流程每个步骤都是属于计算密集型问题。而且为了解决伴随技术节点而增加的复杂性，每个节点必须执行的计算量也在提高。此外，当器件中所集成的功能越来越多时,设计的规模和复杂性会随着每个节点而提高，物理实现相关的计算需求也会相应增加。

再有一个因素就是：功能模块的尺寸(为实现模块功能所需的单元数量)也会随着每项功能中包装进越来越多特性而不断增加。一些物理实现团队偏爱层次化方案，而另外一些团队则更喜欢使用"扁平化"方案，因为他们感觉在使用层次化方案时放弃了太多东西。

如果工具具有处理更大型电路模块的能力，那么生产率就可得到即时的提升。例如：定义和微调层次化模块间约束是极为耗时的资源密集型工作。如果这些工具具有处理更大型电路模块的能力，那么就不需要定义子模块间约束，因为不会有任何子模块存在。这会大大提高生产率。

问题在于：多数布局布线解决方案都局限于只能处理几百万个单元。这常迫使物理实现工程师由于工具的局限性而不得不人工将电路模块进行分割。而这也对工程师生产率造成了影响。

除非通过某些方式进行增强，不然的话即便目前最先进的Talus1.2布局布线解决方案的实际容量也只在200万到500万个单元之间，所提供的生产率为每天100-150万单元。结果会造成一种由容量驱动的生产率差距。为了处理32/28纳米节点设计，实现包括1000万以上个单元的扁平电路模块是必不可少的，如图7所示(另见侧边栏)。

图7.物理实现工具对扁平容量需求永不满足。

来源：Magma