可变速率Chirp-UWB信号产生系统的设计和实现

当迭代次数n确定时，An为常数，当n趋于无穷大时，An的值收敛为0.607 25

综上可知，如取初始值x0=An，y0=0，相位累加器输出作为z0的输入，每次旋转的基本角度θi已知，根据式(5)，经过n次旋转后，可以得到xn=cosz0，yn=sinz0，即可得到相位累加器输出相位的正余弦值。但根据WALTER J收敛推导，经过n次旋转后只能获得-99.9°～99.9°的正余弦值。如果要在整个直角坐标系工作，还需要把其他角度映射到-π/2≤θ<π/2上。本方案中，相位累加器输出相位的位宽为16 bit，CORDIC迭代运算输出正余弦值的精度也为16 bit。为了减少处理规模和迭代次数，以降低设计复杂度和系统功耗，本方案利用正余弦值在四个象限上的对称性，只处理0～π/2的值，即相位低14 bit的值，再根据相位最高2 bit的值映射到对应象限，输出相应的正余弦值。

本文选用的FPGA是Altera公司Stratix III系列的EP3SL200F1152C3N[5]。该类型FPGA高速差分I/O最高速率可以支持1.25 Gb/s，内部时钟频率为100 MHz。但由于需要产生信号的带宽达100 MHz，其时钟满足不了采样率要求，系统利用Altera公司的锁相环IP核对FPGA的内部时钟进行4倍频，产生频率为400 MHz的参考时钟。该时钟控制相位累加器和CORDIC迭代运算模块的工作，输出所需时宽的Chirp信号。当工作时钟为400 MHz、频率增量为0x0010、时宽为0x0800时，将得到频率从直流到100 MHz、时宽为5.12 μs的Chirp信号，如图4所示。图4是利用Quartus II 8.0软件上自带的SignalTap II Logic Analyzer通过JTAG对FPGA内部数据进行采样所得到的CORDIC迭代运算输出的Chirp信号。

为了更好地分析所产生信号的性能，再次运用SignalTap II Logic Analyzer，通过JTAG对FPGA内部数据进行采样，并利用MATLAB软件读取并分析该信号的线性和自相关性。从图5可以看出所产生信号的线性和自相关性与理论值基本吻合，性能良好。

3 宽带模拟信号的设计与实现

利用FPGA实现CORDIC迭代运算的方法只能产生带宽为100 MHz的基带信号。如果要产生带宽满足超宽带要求的Chirp-UWB信号，还需通过正交上变频和倍频技术对基带信号频谱进行扩展。

正交上变频调制由于使用了模拟单边带调制电路，难以保证I、Q两路信号直流分量和幅相的一致性。这势必会引起载频泄漏和镜像分量，造成输出信号杂散分量增加，影响信号的频谱质量。这些影响将随着倍频而加剧，进而严重影响接收端脉冲压缩的效果。所以设计中需要解决的关键问题是保证I、Q两路输入信号幅相的高度一致，以及最大限度地抑制两路信号直流分量的差异。

综合以上考虑，本系统选择如下器件实现了数模转换、正交上变频、倍频以及滤波功能：

(1)高速DAC选用ADI公司的双通道16 bit数模转换器AD9779[6]，其最高采样率达1 GS/s。该芯片不但集成双通道DAC，节约空间，降低了功耗，也集成了增益控制和失调校准功能。通过对I、Q两路增益的调整，保证了I、Q两路输出信号的直流分量和幅相的高度一致性，为正交上变频提供了稳定可靠的模拟信号源。图6是通过Tektronix公司TDS3052B型号示波器观测基带数字信号经过DAC数模转换后输出I、Q两路模拟信号的时域波形图。

(2)正交上变频器选用ADI公司的ADL5372[7]。该芯片信号输入输出均为差分形式，且具有良好的幅度平衡性(I/Q幅度平衡：0.09 dB)、相位一致性(I/Q相位误差：0.21°)和较高的载波抑制能力(45 dB)。基带信号经过正交上变频后，形成了中心频率为1.2 GHz、带宽为200 MHz的中频信号。图7是通过惠普公司E4405B型号频谱仪观测到的中频信号频谱。从测试结果可以看出，放大之前信号对带外杂散和谐波的增益均超过40 dB。

来源：电子技术应用