一种GPON-AES的FPGA优化实现

图6 AES的五轮操作关键时序图

图5是一块两级轮内流水的电路结构，对应的时序图为图6。具体实现时，我们使用两块这样的电路，前一块电路的结果直接输出给后一块电路的输入端。这种方法充分利用流水和复用，时序紧凑，控制简单，电路得到百分之百的利用。

4． 综合结果比较

我们使用优化方案对AES加密电路进行综合，AES中的S-box查找表使用LUT搭建。使用Xillinx公司的Virtex5的器件，时钟可以跑到为161MHz，综合结果如下：

表1与参考文献的综合结果进行比较

如表1，综合结果与参考文献结果进行了比较。由于Xilinx器件的更新，其Slices的单元大小也发生了变化。我们这里统一Slices的大小为包含两个LUT和两个DF。可以看出与传统方法相比，本文使用的轮内流水轮间流水复用的方法具有很高的"加密带宽资源比"。经仿真验证，此种方案完全能够达到GPON实际系统的要求。

参考书目：

[1] TIU-T Standard G.984.3[S], 2008-03

[2] FIPS Publication 197, Advanced Encryption Standard (AES) [S]

[3] K. Gaj and P. Chodowiec, "Comparison of the Hardware Performance of the AES Candidates using Reconfigurable Hardware," The Third Advanced Encryption Standard (AES3) Candidate Conference, New York, USA, April 13-14, 2000.

[4] Shuenn-Shyang Wang, Wan-Sheng Ni. An Efficient FPGA Implementation of Advanced Encryption Standard Algorithm. Circuits and Systems, 2004. ISCAS’04. Proceedings of the 2004 International Symposium on Volume 2, 23-26 May 2004 Page(s):II-597-600 Vol.2

[5] Kimmo U. Järvinen, Matti Tommiska, Jorma Skyttä (bib), "A fully pipelined memoryless 17.8 Gbps AES-128 encryptor", FPGA 2003, Proceedings of the ACM/SIGDA International Symposium on Field Programmable Gate Arrays, February 23-25, 2003, Monterey, CA, USA. ACM, 2003.

[6] Muhammad H.Rais and Syed M. Qasim. A Novel FPGA Implementation of AES-128 using Reduced Residue of Prime Numbers based S-Box. IJCSNS International Journal of Computer Science and Network Security, VOL.9 No.9, September 2009