用高性能ADC拓展软件定义无线电应用领域

　　美国国家半导体推出的全新12位模数转换器（ADC）在采样速率、动态性能和集成功能集方面实现了很大的飞跃，其采样速率高达3.6GSPS，同时能将基底噪声保持在-147dBm/Hz。即使是性能最接近的单片竞争产品，也只能实现在1GSPS下12位分辨率的信号采样，这样的性能飞跃究竟是如何实现的？优良的采样速率和噪声特性是如何得到的？使用了哪些基础架构和处理技术？以3.6GSPS速率采样的12位数字数据是如何采样及处理的？需要什么样的时钟电路？本文将就上述问题以及接踵而至的其它诸多问题进行讨论，并将在最后总结可能将受益于该技术的一些应用领域。

　　千兆采样率级别的ADC设计工程师在系统架构上的选择相对有限，通常快闪式（flash）或折叠式（folding）最为合适。其它诸如流水线（pipeline）架构、分级式（sub-ranging）架构或多步式（multi-step）架构均使用了某种形式的判决反馈回路。例如，在流水线架构中，被采样的模拟信号被低分辨率的ADC转换为数字信号，接着由低分辨率的数模转换器（DAC）还原成模拟信号，这会产生一个误差电压，之后该电压又一次被转换为数字信号，再由控制逻辑进行处理。这一系列连续事件最终限制了流水线架构所能获得的最大采样速率。一些流水线架构的ADC可能同时使用时间交错采样来获得更高的采样速率，但这样的方法在功耗方面的效率相对较低。

　　尽管由于单次转换仅受限于并行工作的一系列比较器的开关速率，快闪型架构在理论上可实现最快的采样速率，但它同样存在一个重大弊端，即获得N位的分辨率需要2N–1个数据比较器。在分辨率高于8位时，这样做将以巨大的占位面积和更高的功耗为代价。此外，在分辨率为8位或更高时，对如此多的比较器输出信号进行编码也将带来额外的速率限制。基于上述原因，美国国家半导体全新的12位ADC系列使用了折叠式系统架构，并结合了内插技术和对用户透明的片内自校准专利技术。

　　折叠式架构的情况与快闪式基本一致，不同的是比较器可根据折叠阶数进行共享，因此大幅减少了比较器数目。假设折叠阶数为f，则n位转换器所需的比较器数目为2N/f+f–2。内插技术还减少了所需的前端放大器数量，从而使输入信号的负载最小化，进一步降低了功率需求。但折叠式也有一个缺点，与快闪式相比，它更容易受器件偏移的影响。为补偿偏移带来的影响，ADC12D1800采用了专利的片内自校准方案来矫正ADC前置放大电路中的偏移。这将降低折叠式架构产生的积分非线性（INL）误差。与其它系统架构相比，折叠内插式与片内自校准技术的结合大大节省了芯片裸片面积和功耗。上电后自校准在芯片内自动运行，无需任何外部信号或控制电路。该系列ADC采用美国国家半导体自有的0.18μm纯CMOS工艺制造，这种工艺是为获得最大噪声性能同时尽可能降低功耗而专门开发的。其它超高速ADC采用Bipolar（双极）或BiCMOS工艺技术制造，通常需要2个或更多的电源轨且功耗极大。图1中给出了双ADC12D1800的模块图，该芯片运行在1.8V至2.0V的单轨电源下，每个通道的功耗仅为2.05W。

　　图1：12位模数转换器ADC12D1800模块图。

　　超高速ADC支持电路

　　要利用ADC12D1800这样的数据转换器获得高性能表现，必须保证支持电路的性能与数据转换器本身相当。支持电路的要素包括：高性能，低抖动时钟源；用来驱动ADC输入的高线性、低噪声放大器或平衡-非平衡变压器；用来采集和处理Gbps级数据的高速FPGA或ASIC技术。

　　产生GHz级的时钟信号

　　数据转换系统中最重要的子电路之一就是时钟源，时钟信号的精度直接影响转换器的动态性能。时钟源必须具有非常微小的时钟抖动和相位噪声。一个完美的时钟发生器应该总是在相同的时间间隔发出时钟沿。而在实际操作中，时钟沿到来的时间间隔总是不断变化的。由于时钟信号的不确定性，采样波形的信噪比（SNR）可能不尽如人意。时序不确定性/时钟抖动越严重，对ADC基底噪声的影响越恶劣，因此信噪比越低。采样时钟信号的谐波也会混杂在模拟输入信号中，导致互调失真（IMD）和噪声功率比（NPR）性能下降。因此，需要具有出色杂散噪声性能的低抖动时钟源。抖动产生的噪声未超过量化噪声（1/2LSB）时，来自所有信号源的可容忍最大时钟抖动（Tj）可由以下简单公式进行计算：

　　如果输入电压（VIN）优化后等于ADC的满量程电压（VINFSR），那么时钟抖动要求便成为ADC分辨率（N位）和输入采样频率（fin）的一个影响因素。可用以下公式计算满足期望信噪比规格所要求的时钟抖动：

　　当输入频率为奈奎斯特（Nyquist）采样率（1.8GSPS转换率对应的输入频率为900MHz），60dB信噪比对应的整体时钟抖动为180fs。这种极低的时钟抖动可用LMX2541配合适当的基准振荡器，或者用最高频率1.0GSPS的LMK04000系列的ADC12D1000来实现。这两种方案的杂散谐波失真性能都不会限制模数转换器的动态性能。表1列出了关于美国国家半导体LMK0X000时钟产品的详细信息。

　　模拟输入电路只有两种组件可供选择：宽带差分放大器或者平衡-不平衡变压器（要实现最优动态性能，模拟输入必须为差分驱动方式）。由于变压器是无源器件，因此没有任何功耗。输入功率基本等于输出功率，只是在变压器绕组上有轻微损耗。由于变压器是无源器件，因此失真通常小于差分放大器。但是在使用变压器时，难以在维持阻抗与ADC输入匹配的同时控制信道增益。此外，变压器比高性能差分放大器更容易发生增益和相位失配。放大器可以提供高增益（固定和可变的）、直流耦合和ADC输入保护。带有输出箝位功能的放大器对防止过高的模拟输入非常有帮助。在变压器输出端使用快速箝位二极管通常不可行，因为增加的这个电容将使信号带宽和动态性能降低。

　　ADC12D1800的满量程差分输入电压为0.8V p-p。虽然不会立刻体现出来，但这个相对较小的满量程范围有它潜在的好处。其它超高速ADC依靠较宽的输入VINFSR（》2V p-p）电压来试图获得尽可能高的信噪比。尽管理论上可行，但实际上一个2V p-p的高频信号通过平衡-非平衡变压器或者差分放大器之后很难保持低失真。当信号幅值增加，尤其是信号频率也提高时，幅值与相位匹配将变差。而且幅值越高，谐波和非谐波失真也会越严重。

　　同样值得注意的是，由于要求的时钟源抖动性能和VIN/VINFSR之比相关，通过使模拟输入低于标称VINFSR来最大化放大器或平衡-非平衡的失真性能，可以补偿高VINFSR值的影响，这将会对时钟源产生更加严格的要求。推荐用LMH6554和LMH6517这两款放大器来驱动ADC12D1X00系列ADC。

　　表1：LMK时钟产品系列。

　　高速数字数据的采集和处理

　　ADC12D1X00系列ADC提供一个可被解复用的数据采集时钟（DCLK），其频率可被降至现有FPGA技术可处理的能力范围之内。ADC12D1800为它的两个通道分别提供了经解复用的数据输出。该ADC将两个连续采样信号同时分别输出到两根12位数据总线上（1:2解复用）。如果该ADC被配置为单通道器件并采用DES（双沿采样）模式，那么采样速率将从1.8GSPS倍增加到3.6GSPS。在这种模式下，四个连续的采样信号可同时分别提供给四根总线上（1:4解复用）。尽管这种将数字输出信号解复用的方法使数据传输速率减少至采样速率的一半，但输出数据位数却变成了原来的两倍。如果需要的话，数据也可以直接以1:1的方式输出。

　　在3.6GSPS采样速率和1:4解复用模式下，12位的数据将同步输出到一个900MHz的时钟。即使在这个降低的速率下，一些FPGA存储器和锁存器还是无法直接采集该数据，采用DDR DCLK选项将会对此有所帮助。借助这个选项，数据将会在时钟上升沿和下降沿两个时刻输出。虽然DDR信令的数据传输速率保持不变，但时钟频率降低了一半（变为更容易控制的450MHz）。参考设计板（ADC12D1X00RB）上的Virtex-4器件配备了数字时钟管理模块（DCM），该模块允许时钟信号在器件内部产生，并对输入数据时钟保持锁相。出于调试目的，ADC12D1X00能在四个输出端口提供完全独立于输入信号的测试模式。该ADC是自由运行的，而且测试模式发生器与包括OR+/-端口在内的输出相连。测试模式输出在DES模式和非DES模式下完全相同。每个端口都给出了一个12位的唯一字符，该字符的各位按照数据表中的描述在1和0间变化。

　　向软件定义无线电架构迁移

　　软件定义无线电（SDR）的关键特征被定义在数字域，而非模拟域。硬件定义无线电（HDR）的混频、下变频、滤波和其它信号处理绝大部分是用模拟器件完成的，与此相反，软件定义无线电的信号处理基本上是在FPGA或ASIC内部完成的。软件定义无线电具有这样几个优势：更高的灵活性、更低的复杂度、更小的体积和功耗，以及更低的硬件开发和重设计成本。为实现SDR方案，信号的数字化必须在更靠近天线的地方完成。这项技术能让全部期望的信号带在许多应用中不需要复杂、非线性的混频器、本地振荡器和滤波器（IF和基带）就能完成数字化。软件定义无线电在某种形式上已经存在多年，但由于之前ADC技术的限制，软件定义无线电的运用仅仅局限在一小部分只需8位或10位噪声性能的应用领域。

　　随着这项12位新技术的诞生，许多全新的应用领域终于能够利用软件定义无线电体系架构带来的优势，包括测试仪器（光谱分析仪、数字示波器）、雷达、通信（卫星、微波回程、光链路）、多通道机顶盒（STB）、信号智能和激光雷达（LIDAR）领域。不管应用在以上哪个领域，软件定义无线电技术都将减少元器件总数，削减物料清单成本，降低方案的尺寸和功耗，并提供极大的灵活性和可编程性。通过重用通用模拟前端模块升级设备也可有助于减少未来的研发费用。