100G DWDM优化OSNR的技术

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　　结合上文第一部分的分析，基于20%开销的128Gbit/s相干接收系统中，实验室仿真结果比较乐观， B2B OSNR在同样误码率门限情况下为14.5 db 。虽然没有达到第二代100G系统不采用软判决技术的背靠背门限指标，但还是比第一代系统的仿真值提升了1.5-2 db。OFC 2010报道的国外某首个128Gbit/s速率PM-QPSK相干接收在线处理原型机的真实测试结果却让20%冗余度的SD-FEC技术蒙上阴影。其在2E-3误码率下的B2B OSNR门限居然裂化到17db，与离线仿真结果出现2.5-3 db的差距。究其原因，除了仿真系统和在线系统复杂度的差异之外，另一个重要的因素是在线实时芯片处理能力。这个首个128Gbit/s 在线处理原型机的DSP功能采用了大量的FPGA拼接而成，与不是基于112GBit/s系统常用的单ASCI芯片。业界认为，即使采用ASCI技术也需要65nm甚至40nm工艺的ASIC才能实现其高运算量和低功耗目标。所以，芯片技术成为软件判决从纸上谈兵走向商用系统与否的关键。

　　2012年Q1，AT&T实验室发布了其业界首个40nm的技术的MSA收发器的系统测试结果，也是业界首个运营商测试的SD-FEC系统。PM-QPSK收发器示意图如下图二，其有4个8位、每秒65G采样率ADC转换通道的DSP引擎，在OTU接收端处理色度色散补偿以及PMD补偿和对应的载波信号恢复。同时，ASIC套片还包含SD-FEC发端编码和接受端SD-FEC解码。在具体的码型算法上，试验系统的SD-FEC采用的是基于Turbo乘积码（TPC），相应的净编码增益11.1分贝。

相干PM-QPSK收发器示意图