相干光通信实时信号处理

　　1 实时信号处理面临的挑战

　　双偏振相干光接收系统如图2 所示。典型的双偏振相干光接收电域处理芯片由4 块高速ADC 及一块数字信号处理单元（DSPU）构成。对于超100G 的高速光通信系统，ADC 的采样率通常需要达到64 Gs/s 以上，而当前数字芯片的处理速度仅仅在数百兆赫兹。因此，DSPU 无法以与ADC 同样的时钟来进行数字信号处理，为了完成如此高数据流量的数字信号处理工作，ADC 之后必须将串行的高速采样数字信号转换为N 个并行通道以便DSPU 进行后续处理工作。例如对100G 信号处理模块来说，ADC 的采样速度在64 GHz，而数字芯片处理的速度仅为250 MHz，换言之，DSPU 需要同时处理256×4 路并行的数字信号。如此多的并行通道会给DSPU 的设计带来两个问题：

　　（1）算法的并行化设计

　　在DSPU 算法设计中，必须考虑算法是否能够支持并行通道的处理模式，因为并非所有的算法都支持并行化处理。最典型的就是数字处理中经常使用到的无限冲击响应（IIR）滤波器，由于IIR 滤波器必须使用到前一个时钟的输出作为其一个输入端口，而并行结构打乱了IIR 滤波器所需的串行结构，因此在并行结构中IIR 滤波器结构是无法实现的。对于带反馈结构的算法，如相干光单载波系统（CO-SC）中解偏振复用广泛采用的基于CMA 的自适应滤波器结构，在并行结构中其示波器参数的更新速度会由于并行通道数量的增加而变慢，从而影响到对偏振状态追踪的速度[12]。因此，在高速相干光通信DSPU 的设计中，算法并行化设计是一个巨大的挑战。在这里，必须要指出的是：在CO-OFDM 系统中，由于其采用的是频域上基于训练序列的迫零均衡（ZF）算法，其本身就是并行性结构算法且不含带反馈的结构，因此，在超高速CO-OFDM 系统中，其算法的并行化设计要比相干单载波系统更容易实现[13]。

　　（2）并行系统的硬件资源使用效率优化

　　在N 路的并行系统中，同样的数字处理模块往往需要在N 路并行系统中同时用到，其资源消耗远远大于单路的串行系统。庞大的硬件资源消耗不仅带来了芯片设计布线的难度，也使得其成本与能耗大大增大，因此在并行系统中必须在保证性能的条件下竟可能的优化DSPU 的硬件资源。比如在相移键控（PSK）以调整格式的系统中使用坐标旋转数字计算方法（CORDIC）将数字信号转换为角度替代复数，这样虽然增加了一个数字处理模块，然后之后的乘法运算就可以转换为简单的加减法运算而减少资源消耗。

　　除了上述由并行通道带来的问题外，实时DSPU 设计还必须考虑到数字信号处理位宽对系统性能及系统功耗的影响。在相干光系统实时数字信号处理中，均采用整形数制对数字信号进行处理[14]，而整形数制运算的一个重要特点是所需位宽会随着运算过程随之增加。例如对两个5比特的整形数据进行加减法运算，为了避免溢出带来的错误，其结果必须用6 比特来表示。相干光系统的数字处理部分是由许多复杂的运算单元组成的，若不在运算过程中进行位宽限制，其位宽的迅速增长会使得硬件资源的消耗迅速增加；同时，过度的限制位宽必然会带来部分运算结果的溢出而导致系统整体性能的下降。因此，实时DSPU 必须同时考虑硬件资源消耗与系统性能从而计算出每一部运算过程合适的位宽。