- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
FPGA片上系统的无线保密通信终端
录入：edatop.com 点击：
该方案充分有效的利用了Spartan 3E的资源，尤其为可编程逻辑和RAM的利用。其中AES加解密中的乘法运算均由LUT查找表来实现，用空间换取时间，获得了很高的算法速度。在AES算法测试时我们发现80%的AES加解密时间都用于密钥扩展算法中，如果能再进一步把算法优化，比如做成流水线的算法模式的话，加解密时间又能减少近20%，即由现在的6.74us减少到略大于5.39us，效率又可以增加很多。
参考文献：
[1]AES算法FPGA实现分析，唐金艺，[M] 海军计算技术研究所
[2]唐明，张焕国，刘树渡等 AES的高性能硬件设计与研究 [M] 武汉大学计算机学院
[3]赵峰 马迪民 孙伟等 FPGA上的嵌入式设计[M] 2008.4
[4]佟玉伟 陆浪如 FPGA先进加密算法 (AES) 的并行实现 [M] 交通与计算机 2002.6
*本设计获得2008年全国大学生电子设计竞赛信息安全技术邀请赛三等奖
作者：毋杰 康丙寅 王昭婧 黄克军 电子科技大学 来源：电子产品世界
上一篇：802.11n无线网络技术剖析
下一篇：精细化无线覆盖方案应用
