FPGA片上系统的无线保密通信终端

AES加解密模块

3.1.1 AES简介

AES加解密算法(Rijndael算法)对待加密的明文先进行分段然后加密，明文的长度可以是l28位、192位或256位。同样，用于加密的密钥长度也有l28位、192位或256位。根据明文及密钥长度不同的组合，加密的轮次有10轮、12轮和l4轮。在圈函数的每一圈迭代中，包括4步变换，分别是字节代换运算、行变换、列混合以及圈密钥的加法变换。经过验证，选用l28位的明文和密钥是几种组合中加解密速度最快的[2]。所以在本系统设计中使用的为128位明文和128位密文的组合。由于AES为对称加解密，所以在此文中我们只讨论AES的加密方法，解密就是与AES对称的方式来进行的。

3.1.2 AES加解密模块设计

在本系统中，使用了FPGA的硬件描述语言(VHDL)来实现了AES的加解密算法，AES分别为轮密钥加、字节代换、行移位、列混淆、密钥扩展，下面为5个用硬件描述语言实现的小模块的分别介绍。由于列混淆模块、行移位模块、轮密钥加与文献[4]中算法相同在此不做讨论。

① 字节代换模块

此模块为AES中的每一个字节提供了一个非线性代换。任一非零字节被函数所代替。如果x是零字节，y=b 就是SubBytes变化的结果。在本设计中，为了加快算法速度，将S盒预先写入RAM中，直接用地址来指示替代的字节，利用空间来换时间，达到了加快用算的目的。