3G数字基站射频拉远CPRI规范的实现

基站技术的发展和移动通信技术的发展紧密不可分，移动通信技术走过了从模拟技术到数字技术的发展过程，也实现了从窄带到宽带的发展，移动通信基站技术的发展趋势主要是从模拟向数字发展、从窄带向宽带发展、向标准化和模块化发展。

在3G移动通信网络建设中，网络覆盖效果的好坏决定了未来发展用户的速度和运营商在该网络上的收益，甚至是整个3G网络能否健康运行的决定性因素，而决定3G网络质量的关键就在于如何实现密集城区的无线网络覆盖。传统密集地区的无线网络建网方式是在该类地区全部采用宏基站设备作为主覆盖设备，在规划的3G站点地区建设无线网络专用的机房和相关配套设施，而且还需要在原有的传输网基础上建设新的连接3G站点的传输网络。传统建网方式的主要问题是运营商不得不花费大量时间和费用在机房的租用方面，而且大量理想站点机房因为要远离住宅而无法获得，也拖延了网络的建设速度。特别是那些新的移动运营商，如果在不具备足够的机房资源的情况下使用这种建网方式，必然会导致整个网络建设周期很长，网络覆盖不好。

新型的网络覆盖理念的核心思想就是把传统的宏基站的基带处理和射频部分分离，分成基带处理和射频拉远两个设备，在两者之间采用光纤连接，其结构如图1所示。在设备部署方面则是把核心网、无线网络控制和基带池设备集中于一个地点，在规划的站点上部署射频拉远设备以实现无线覆盖。采用该解决方案无需任何机房和传输资源，既可满足运营商对3G网络建网速度的要求，也可保证3G网络建网和维护成本达至最低。其优势主要有：将繁琐的维护工作简化到基带处理端;一个无线基带控制可以连接几个射频拉远，既节省空间，降低设置成本，又提高了组网效率;连接两端之间的接口采用光纤，损耗减少，并可大幅度降低电力消耗。

图1 基于射频拉远的新型建网方案

为了有效处理基带处理和射频拉远两部分的连接，工业界形成了两种接口规范，一个是公共无线接口规范CPRI(Common Public Radio Interface)，它是由爱立信、华为、NEC、北电网络与西门子等公司发起的，另一个是OBSAI规范(Open Base Station Architecture Initiative)，它是由诺基亚、LG电子、三星电子等公司成立的联盟。CPRI适用于多种空中接口，本文以UMTS网络为例，介绍CPRI的实现。

公共无线接口规范

UMTS无线网接入系统由核心网(CN)、无线接入网(UTRAN)和用户装置(UE)三部分组成。在无线接入网内部，又分成无线网络控制(RNC)和基站(Node B)。整个UMTS的无线网接入系统结构框图如图2所示：

图2 UMTS无线网接入系统系统结构框图

基站通过Iub接口连接到无线网络控制，再通过Uu接口连接到用户设备。Uu接口分为三个协议层：物理层(L1)，数据链路层(L2)和网络层(L3)。在射频拉远技术中，基带处理和射频拉远两个设备也分成两个协议层：物理层(L1)和数据链路层(L2)。在物理层中，将上层接入点的数据进行复/分接和物理层的编码。在数据链路层，对上层接入点的I/Q数据、物理层协议数据和网络协议数据(包括以太网数据、高层数据链路协议数据)进行相应的处理。

数字基站的下行基带处理部分主要由扩频、交织、信道编码和发送功率控制单元组成，上行基带处理部分主要由发送功率控制、信道解码、解交织、解扩频单元组成。下行射频拉远部分主要由上变频、降峰均比、数字预失真、数字上变频、数模变换和高功率放大器单元组成，上行射频拉远部分主要由低噪声放大器、模数变换和数字下变频单元组成，如图3所示：

图3 基带处理单元和射频拉远单元基本功能

由图3可知，基带处理部分和射频拉远部分通过一条或若干条CPRI链路来连接，每条CPRI链路都是高速的串行数字传输链路，可选择614.4Mb/s、　　　1228.8Mb/s、2457.6Mb/s三种码率之一将数据以串化的数字信号形式从基带部分发送到射频拉远部分，数据包括用户I/Q数据、控制管理数据和同步数据，在发送端，通过CPRI固定的帧结构形式将这三部分数据复接到三种数据流之一，再经过物理层的8B/10B编码后，由光模块发送出去;在接收端经过物理层的10B/8B解码后，通过固定帧结构形式将三部分数据进行分接，再提取出时钟信号，交给上层网络进行处理，CPRI模块设计系统框图如图4所示。

图4 CPRI模块设计框图

CPRI要求设备至少支持三种数据流之一以进行传输，而在发送端具体采用何种速率是通过软件和接收端进行协商的。接收端的时钟恢复单元是通过8B/10B编码来实现的，该编码可以确保被编码数据中有足够的高低电平的翻转，从中可以提取出时钟信号。

CPRI的帧单元可分成基本帧单元和超帧单元。基本帧单元的帧频是3.84M，每帧可分成16个字。随着码率的不同，字的长度分别为8比特、16比特和32比特。每帧的第1个字填入控制信号，后15个字填入I/Q用户数据。I/Q用户数据的宽度也是有定义的，下行链路的I/Q数据宽度是8比特～20比特，上行链路的I/Q数据宽度是4比特～10比特，过采样率可选择是2或4。若在614.4Mb/s的数据传输率下，一条CPRI链路可以支持的载波数至少是：

614.4×8×15/(10×16×3.84)/(20+20)=3

因此，在多载波系统中，可以选择用一条CPRI链路来传输多载波I/Q数据，或是通过多条CPRI链路分别传送不同载波的数据。

超帧单元是由256个基本帧单元构成的，其中，第1个基本帧单元里的控制信号写入K28.5特殊字用标志一帧的开始，K28.5是8B/10B里的特殊控制字。其余的255个基本帧单元里的控制信号按规定顺序分别填入帧号、基站帧号、版本号、控制管理字、HDLC、厂商特定字，并留出了一些做为保留字节。

通过适当的网络协议，可以使用基带处理和射频拉远设备的级联、星形、树形和环形的组网方式，而具体采用何种网络协议，则由厂商自己决定。

公共无线接口规范的FPGA实现

在公共无线接口规范的实现中，最关键的一环是千兆比特收发器的实现和串/并、并/串转换器(SEDES)的实现。在当前主流的FPGA中，Alter、Xilinx均将千兆比特收发器和SEDES硬件电路集成到了FPGA芯片中，像Altera的Stratix GX系列FPGA可以提供4路～20路的高速串行收发器接口，每个接口支持的最高速率可达3.1875Gb/s，并支持全双工。CPRI链路的最高速率为2.4576Gb/s，因此，本文讨论的方案就是在Stratix GX芯片上实现公共无线接口规范。本系统涉及到的时钟较多，多时钟系统会引起时钟速率抖动和时钟/数据关系相位变化，甚至毛刺会严重降低设计性能或完全破坏设计所能实现的功能，并对高速串口造成致命的影响，因此，对于多时钟系统的设计应尽量减少亚稳态状态的产生。下面分模块进行讨论：

(1)可调节的时钟模块的实现。由于信道最多支持三种数据码率，在初始上电时码率需要进行协商并能自动调节。在Stratix GX里有增强型锁相环(EPLL)和快速锁相环(Fast PLL),由EPLL的分频和倍频可以从输入的低速时钟产生高速的系统工作时钟。GX里还提供了可动态实时重配置EPLL的IP核，因此，可以通过改变其控制寄存器的值，来实时重新配置EPLL，以得到不同的系统工作时钟。

(2)开机初始化模块的实现。由于发送端和接收端开机初始时的工作时钟不一定相同，因此需要通过初始化达到统一的工作时钟，并确定物理层的传输速率和相应的协议。

(3)I/Q用户数据和链路层数据的码率调整模块实现。进入基带处理部分的I/Q数据是3.84M或3.84M的倍数速率，需要通过二端口异步RAM，一端在低速时钟下写入RAM，另一端在高速时钟下从RAM中读取数据至成帧模块。

(4)8B/10B编解码和成帧/解帧模块的实现。该模块的实现是通过GX里的GXB(Gigabit Transceiver Bblock)集成电路模块来完成的。

(5)接收端时钟的恢复模块的实现。由于在高速串行数字接口中，时钟信息和数据信息是叠加在一起的，保持接收端和发送端的时钟同步，并从数据信息中提取出时钟信号是接收端正常工作的关键。在GXB模块里，有时钟数据恢复单元(CRU)，CRU用外部参考时钟从进入的数据信号里恢复出它的时钟，并且该时钟和数据是同相位的。恢复出来的时钟即用做接收端的系统工作时钟，进行下一步的数据处理。

高速数字信号传输的仿真

在硬件实现中，数字信号在614.4Mb/s、1228.8Mb/s、2457.6Mb/s三种码率之一下的传输质量将会受到很多因素的影响，设计人员很难保证一次性成功，必须在设计硬件前进行全面的系统级仿真，然后再去布板调试改善。充分利用分析工具来实现准确的性能预测是提高高速产品设计质量的关键所在。

对Stratix GX进行布板时，为了保证较好的性能，现用图5的8层布板方案来进行仿真。高速传输线采用差分信号线，从顶层经过孔到第五层，再通过过孔到顶层。该走线经历了两次过孔和两次45度拐角。

图5 八层布板方案