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多路同步串口的FPGA传输实现
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为验证各控制信号的时序逻辑，做如下仿真：FPGA接收及缓存数据。仿真的时序如图6所示。
data_temp0~data_temp7 为接收模块的移位寄存器，在frame的下降沿时将数据写入各自的R_FIFO中;R_FIFO中的数据依次通过寄存器data_m写入S_FIFO中。
8次写入后，一轮缓存即结束，等待下次请求。
图6 FPGA接收及缓存数据时序仿真图
来源：电子产品世界
