串行RapidIO提升模块化基站设计

蜂窝基站的模块化设计和制造对组合视频、语音和数据等 3G 移动服务，即通常所说的"三重服务"至关重要。但是，为什么模块化设计如此重要呢？

事实上，客户认为基站价格每年必须下降 80%。为了尽可能具成本效益地提供高带宽要求的服务，服务提供商也要求吞吐量有显著的增加——保证 10 Gbps。这就产生了一个，如何解决降低成本和提高性能这一明显矛盾的问题？

将来，模块化必将降低制造成本和设备升级成本，以满足更严格的要求。然而，随着符合标准的特定应用系统元件（ASSC）的部署，模块化也可以满足显著增长的系统性能需求。结果如何呢？更高的吞吐量可以增加任何给定时隙的服务容量，从而可以降低服务的单位成本。

那么，我们怎样实现模块化呢？利用更低成本的标准元件来代替相对昂贵的基于蜂窝和 FPGA 的 ASIC 器件来实现该目标尚有很长一段路。但是，如果这些标准元件在没有采用定制设计接口的条件下进行互操作，就需要标准接口。定制设计接口是标准元件有效使用的天敌，并可阻碍制造商最大限度地利用模块化的能力。

串行 RapidIO 是为解决嵌入式系统中此问题而设计的一种开放标准接口。在实现板上器件级接口标准化方面，串行 RapidIO 标准是对其它支持模块化标准的补充。这些其它标准包括定义基站模块之间接口的系统级接口标准 —— 开放式基站架构发起组织（OBSAI）；竞争的系统级接口标准 —— 通用公共无线电接口（CPRI），该标准定义了通用移动电信系统（UMTS）中 RF 和控制模块之间的接口；以及定义标准机箱尺寸的先进电信计算架构(ATCA）。总体来说，这些标准为设计和制造模块化基站系统定义了关键的电子和机械接口。

本文将介绍在模块化 3G 基站设计中，两种串行 RapidIO ASSC 的使用如何将性能提高 20%，以及根据基站设计师的说法，与其它解决方案相比如何降低 50% ~ 75% 的材料成本（BOM）。特别是，我们描述了一个标准的 ASSC——10 Gbps 串行缓冲器，它可消除基站严重的吞吐量瓶颈 —— 帧样本比较瓶颈；同时还讨论了怎样用另一个标准 ASSC，即预处理交换器，通过减轻数字信号处理器（DSP）负载来提高系统性能。

帧样本比较瓶颈

今天的无线基站必须多次处理同一套数据来解码不同的信息。例如在 3G 系统中同样的硬件模块（DSP 或码片率处理 ASIC）需要获得 10 ms的样本帧数据来首先执行随机存取通道（RACH）解码，然后执行数据通道（DCH），而同样的数据都要被集群中所有的 DSP 访问。

然而，射频（RF）环境的干扰会导致数据的失真、破坏以及数据包的丢失。为此，基站必须对数据进行时域比较，以提高实时处理算法程序的效率，来弥补这些错误和损失，基站需要对以前的帧样本（n-1）和当前的帧样本（n）进行对比。但是，在 3G 基站等较高数据吞吐量的系统中，样本都是相当大的，并且系统吞吐量会因执行如此大的样本比较而受到限制。

帧样本比较问题通常消耗宝贵的系统资源来实现所需的速度，并且限制基站系统以具竞争力的价格支持增值服务的能力。3G、4G 及以上的下一代无线基础设施需要 10 Gbps的基站数据处理速度，以使传送到独立终端的传输数目最多。

可行但又不太理想的几种办法

有限的本地存储能力是瓶颈。基本上，DSP 本地存储器没有足够的容量在一个操作中执行这种比较。解决这个问题的一种方法是将大数据样本分成若干片段进行单独处理，然后再将这些结果整合起来。不过，这会影响基带的吞吐量并降低性能。无论如何，这些本地存储器应该专门用于高速缓存和程序代码。如果将它们用于另外的用途将导致需要更多板上其它地方的存储器，同时还会产生器件和空间成本以及存储器管理等问题。当然，基站制造商可以通过增加 DSP 的数量或提高速度来部分地弥补性能的下降。但是，这种增量的方法并不能解决根本问题 —— 存储大量数据样本并迅速将它们传递给 DSP 进行处理。

由于存储容量是我们面临的一个挑战，我们可以在板上增加一个本地存储器作为缓冲器来馈入其它本地存储器。这将使存储管理变得复杂，只不过是减轻瓶颈问题的权宜之计，而不能解决这个问题。

另一种选择是，我们可以使用复制的并行存储器。然而，这将使器件和板卡空间非常昂贵，并会显著增加 BOM。此外，由于吞吐量需求增加，电路板需要进行重新设计以容纳更大的存储器。因此，这种方案不易于进行扩展。

还有一种方法是采用 FPGA 连接基带交换器将数据存储在共享系统存储器中，这是一种具有高设计成本、更高风险和更高 BOM的定制设计。此外，定制器件采用具有标准接口规范的标准器件会破坏模块的主要启动程序。解决这个问题的基本架构方法就是使数据并行。但是，这将显著增加器件的输入和输出量。此外，它明显需要占据更多的电路板面积，并可能潜在地减少给定电路板所支持的通道数量。最终结果是将大幅增加 BOM 和服务交付单位成本。

最后，所有这些纯存储解决方案并没有引入智能的系统数据处理。因此，定制电路必须可以发现丢失的数据包，同时用虚拟信息包来填补空隙，从而保持信息包同步性。集成了所需智能的标准样本比较解决方案就可一举两得。

来源：21IC电子网