基于FPGA的DDC的设计

在实现积分清洗滤波时，采取了前后两个样点相加(基于主时钟mainclk)，然后由chip时钟(chipclk)进行抽样输出。这样做可以回避低通滤波器的同步问题。因为如果采取累加10次(Tchip=10Tmain)然后输出累加量方式的话，需要准确确定Iout和Qout的chip同步点，这样才能恢复出正确的基带信号。因此接收进来的QPSK信号经过下变频和低通滤波后的波形如图5中的i out和q out所示。

2 DDC的系统仿真

通过VHDL语言编写NCO模块，其在Modelsim中的仿真如图4所示。

其中：clk为基准时钟信号；i和q分别为sin、cos两路载波输出；carr clock为载波周期时钟，用来记录载波周期个数；load p为装载初始相位有效信号；p_init为初始相位值；fctrl为频率控制字。本设计用的是全局时钟作为工作时钟，所以虽然载波NCO的输出不是一个方波，但对整体设计没什么影响，本地载波在一个周期内有4个相位，输出为系统时钟的分频信号。

图5是数字混频器仿真图，其中，sample in为接收到的信号，本文中用伪随机码；sin in、cos in为输入的两路载波信号；i out、q out为输出结果。

3 结论

本文所设计的简单DDC系统可以完成基本的下变频功能，适用于各种需要进行下变频的场合。并可免去使用专业DDC芯片的麻烦，有效实现所期望的功能。程序设计和实验表明，将接收进来的经过采样量化的数字中频信号进行数字式下变频在单片FPGA中完成是完全可行的。