使用QDR-IV设计高性能网络系统之一

时钟信号说明
CK/CK#时钟与以下地址和控制引脚相关联：An-A0、AINV、LDA#、LDB#、RWA#以及RWB#。CK/CK#时钟与地址和控制信号中心对齐。

DKA/DKA#和DKB/DKB#是与输入写数据相关联的输入时钟。这些时钟与输入写数据中心对齐。

根据QDR-IV SRAM器件的数据总线宽度配置，表2显示了输入时钟与输入写数据之间的关系。为了确保指令和数据周期的正确时序，并确保正确的数据总线返回时间，DKA/DKA#和DKB/DKB#时钟必须符合各自数据表中给出的CKtoDKx斜率 (tCKDK)。

表2. 输入时钟与写数据之间的关系

QKA/QKA#和QKB/QKB#是与读取数据相关联的输出时钟。这些时钟与输出读取数据边沿对齐。

QK/QK#是数据输出时钟，由内部锁相环（PLL）生成。它与CK/CK#时钟同步，并符合各自数据表中给出的CKtoQKx斜率 (tCKQK)。

根据QDR-IV SRAM器件的数据总线带宽的配置情况，表3显示了输出时钟与读取数据之间的关系。

表3. 输出时钟与读取数据之间的关系

读/写操作
读和写指令由控制输入（LDA#、RWA#、LDB#和RWB#）和地址输入驱动。在输入时钟（CK）的上升沿上对端口A控制输入进行采样。在输入时钟的下降沿上对端口B控制输入进行采样。

表4显示的是端口A和端口B的读/写操作条件。

表4. 端口A和端口B的读/写条件

如图2 和图3 所示，对于QDR-IV HP SRAM，端口A的读取数据在CK的上升沿后整五个读取延迟（RL）时钟周期后才从DQA 引脚上输出；对于QDR-IVXP SRAM，则需要八个读延迟（RL）时钟周期。CK信号的上升沿发生，同时读取指令发出，经过指定的RL时钟周期后才可获取数据。