使用QDR-IV设计高性能网络系统之三

在本系列第二部分，我们探讨了总线转换、总线翻转、地址奇偶校验等重要的总线问题。在第三也是最后一部分，我们将探讨校正问题，其中包括矫正训练、控制/地址信号校正和读写校正，以及纠错码（ECC）和QDR-IV存储器控制器的设计建议。

校正训练序列

存储器控制器和QDR IV较高的工作频率意味着数据有效窗口很窄。QDR-IV器件支持"校正训练序列"，它可通过减少字节通道之间的偏差扩大这个窗口，从而在控制器读取存储器的数据时，增加时序余量。校正训练序列是赛普拉斯的QDR-IV SRAM的初始化过程的一部分。该训练序列通常被那些不支持内置校正功能的应用使用。
训练序列如图8所示：

图8. 校正训练序列

校正训练序列是初始化过程的一部分。对序列进行加电和复位后，在配置模式下进行操作的过程中，控制器必须立即设置选项控制寄存器中的Write_Train_Enable位（位的位置：7）。通过该操作，控制器可以避免在进行训练序列前再次进入配置模式。设置该位不会影响到校正训练序列，直到进行读取数据校正训练为止。

通过以下三个步骤，可以实现校正过程：
1.控制/地址校正
2.读取数据校正
3.写入数据校正

控制/地址校正

根据需要校正的信号，将LBK0#和LBK1#设为它们相应的位值。请查看表12，了解环回信号的映射情况。39个输入信号被环回到端口A上的数据引脚。根据LBK0#和LBK1#的状态，一次将13个输入信号映射到DQA0-DQA12。

表12. 环回信号映射情况

DKA0、DKA0#、DKA1、DKA1#、DKB0、DKB0#、DKB1和DKB#1等时钟输入都是自由运行的，并应在训练序列中持续运行。