面向3G LTE基站设计的预处理解决方案

因为对满足上行链路处理要求有着更大的影响，你必须考虑宏观层面的基站设计，也就是说，如何对基站的基带设计进行划分。目前，基站供应商可以采用FPGA作为协处理器以执行透平编码来满足吞吐量要求。作为iDFT或RACH预检测的其它相关模块如图9.0所示。

　　

　　图9.0 FPGA 作为用于LTE的协处理器

　　然而，在这里存在的挑战在于因FPGA和DSP之间的互连引起的延迟。我们将采用一个基于常用的SRIO接口的上行链路例子来证明，这个例子具有下列参数：

　　• 10 MHz带宽、短CP、单一扇;

　　• 无重发;

　　• 4 HARQ处理;

　　• 无空间复用;

　　• 基于估计的透平解码持续时间;

　　• SRIO: 3.125 Gb、1x通道、8/10编码、每个拾取器25比特开销;

　　• 针对DDR2存储器、200 MHz、32比特只读的传输时间。

　　如表2.0中所示为对不同服务—远远好于最坏的情形—进行计算的例子，其中，包括必须不超过1000us总时间的编码时间以及sRIO传输的延迟。

　　

　　表2.0 上行链路处理时间例子

　　从上表我们可以总结如下：

　　• 在SRIO传输中发生了重大的延迟;

　　• 需要并行实现透平编码。

　　这里的主要问题在于，延时和数据速率要求特别地给利用单一SRIO链路的协处理方法带来了挑战，因为对于20MHz带宽的情形它招致高达400us的延迟，这已经是可用处理时间的40%。

　　为了解决延迟问题，最好采用基于FPGA的预处理方法来取代FPGA作为协处理器方法。这意味着需要在FPGA中实现完整的PHY层处理，而DSP处理器担当控制器并完成更高层的各种功能。如图10.0所示。利用对DSP处理器的预处理方法，DSP处理器会取代网络处理器或把网络处理器功能减少至仅仅做集中的PDCP处理以及回程接口。采用这一方法的另一个优势就是FPGA可以被用于MAC加速功能以补偿在DSP上存在的低控制代码性能。另外的方法就是采用FPGA作为对网络处理器的预处理器，如图11.0所示。

　　

　　图10.0 利用DSP架构实现的FPGA预处理

　　

　　图11.0 利用网络处理器架构实现的FPGA预处理

　　总而言之，这两种方法除了克服延迟问题之外，具有若干优势，如为将来规范的各种变化做好准备。