基于FPGA的HD-SDI下变换的研究与设计

标清SDI并行信号构造处理的逻辑分析仪实时采样图如图6所示。由图6可以看出Y_in和C_in为高清视频输入的并行数据经下变换处理后变成标清视视频并行数据q1(3FF、000、000、200为第一场有效视频的起始SAV，154 h和131 h为有效像素点)。图中line=24为标视频的第一场中的有效行，data_in为标清构造模块从YC缓存RAM由相应读地址addre获得的有效像素的数据。

3 验证

本设计通过基于Altera CycloneⅢ系列FPGA芯片EP3C25Q240实验平台的验证。整个实验验证平台结构如图7所示，视频信号处理流程简要如下：我国高清标准HD- SDI信号经过串并转换芯片变成符合文中设计所要的10 bit的Y分量和10 bit的C分量，高清分量信号进入FPGA进行下变换处理后变成10 bit的时分复用YC的标清视频分量信号，标清视频分量信号再串化为SD-SDI信号送给视频DA板变成普通模拟CVBS视频信号给电视机显示。通过 QuanusⅡ自带的嵌入式逻辑分析仪观察FPGA中的处理数据，数据符合要求，CVBS视频信号送给电视机显示，图像满屏显示，比较清晰且无抖动。

4 结束语

本设计是针对演播室内的HD-SDI信号进行的下变换，直接对图像信号中的有效像素进行处理，将1 920×1 080(HDTV)视频SDI流转换为720×576(SDTV)视频SDI流，经过上述验证得出：此下变换设计没有丢失图像信号，只是降低了图像清晰度，且实现简单，成本较小，易于在工程中实现。对于规模较小的地方数字电视台实现了高清节目共享，合理地利用了信道资源，节约了扩建高清设备的成本。