基于FPGA的HD-SDI下变换的研究与设计

有效行处理与有效垂直像素点处理的逻辑分析仪实时采样图如图3所示。由图3可以看出，C_rg4为C_in的4个寄存器延时，行计数line_e- nt=21可以看出此图采样是的高清分量视频有效视频21行的数据，在检测到有效视频行起始SAV后对有效像素点进行计数(计数值为Pix_ent)，然后针对Pix_ent进行抽取处理得到标清分量信号所需要的像素点通过Y_out和C_out输出。

2．2 所取字RAM控制和YC复合处理

所取字RAM控制主要是对有效行所取Y、C字的存取RAM进行控制的模块。有效行所取字RAM模块用来完成所取的像素缓存和时钟的转换与匹配，由图1可以看出，首先把重采样针对高清信号行所取的构造标清信号所要有效像素点存进有效行所取字的RAM，同时把重采样模块输出的存720个有效像素点时间长度控制使能en信号给所取字RAM控制模块。所取字RAM控制模块主要是给读地址、读使能与读时钟27 MHz去读取所取Y、C字RAM中的有效像素点送给YC复合模块。YC复合模块主要作用是把所得的色度信号Y与色差信号C两个通道的数据合成一个通道的时分复用Y／C数据，其处理方式是根据输入的有效像素的时间长度使能eno，用54 MHz的时钟去读取27 MHz的Y和C数据，从而完成时分复合，再送给YC缓存RAM存下数据。其YC复合处理图如4所示。

YC缓存RAM作用主要是缓存几行标清所要的有效像素数据。由于高清视频信号一帧图像中，其开始的场消隐时间比标清视频信号短，而有效行数据的出现就比标清视频快，为了不让一帧图像的有效信息丢失，使用了RAM去缓存了几行的有效数据。除此以外，YC缓存RAM模块也起到了时钟转换与匹配的作用，把54 MHz的数据转换为27 MHz的数据输出给标清视频构造模块。

2．3 标清SDI并行信号构造处理

标清SDI并行构造模块主要是提取标清图像所要的标清像素点的YC数据，并把数据构造成满足标清SDI并行分量信号所要求的格式输出。其处理过程是根据传输标清数据所要的27 MHz时钟来构造标清分量信号中的视频定时基准码(有效视频开始SAV和有效视频结束EAV)、行消隐数据、场消隐数据。处理过程的流程图，如图5所示。

作者：杨 浩　陈明义　中南大学   来源：电子工程世界