基于FPGA设计EnDat编码器数据采集后续电路

位置值如果带附加信息，紧接在位置值后的是附加信息1和2，他们也各以一个CRC结束(见图3)。附加信息的内容由存储区的选择地址决定，然后在后面的采样周期里被传输。在后续的传输中一直传输该信息，直到新的存储区被选择。在数据字的结尾，时钟信号必须置高电平。10～30μs或1．25～3．75μs(EnDat可编程的恢复时间tm)后，数据线回到低电平，然后，新的数据传输可在新的时钟信号下开始。

同时，编码器为参数提供了不同的存储区，它们可以被后续电子设备读取，这些区域可以被编码器制造商、OEM厂商甚至最终用户写入。一些特定的区域是可以被写保护的。不同系列的编码器支持不同的OEM存储区和不同的地址范围。因此，每一个编码器必须读取OEM存储区的分配信息。基于此原因，后续电子电路应基于相对地址编程，而不能使用绝对地址。

2 EnDat接口后续电子设备的电路设计方案

全数字化交流伺服系统中采用TMS320F2812作为控制器，用以实现位置环、速度环和电流环以及SVPWM、电压和电流采样等功能。此外，采用Altera公司的型号为EPlC6Q240C8的Cyclone系列FPGA实现与编码器接口、译码逻辑等功能。同时，在FPGA内部实现了128B的双口RAM，通过总线实现与DSP之间的数据传输，功能框图如图4所示。

FPGA内部分为时钟发生模块、发送模块、接收模块、双口RAM模块、发送使能模块5个部分。首先，由时钟发生模块产生周期为0．5μs的方波信号，取名为CLOCK，此信号作为通讯同步时钟信号。在CLOCK的每个时钟上升沿计数变量COUNT自加1，变量COUNT的初始值为0。当发送使能模块检测到COUNT的值为3时，说明编码器已经将位置值保存完毕，发送使能模块使SENT_EN信号有效，发送模块开始发送6位模式指令。当检测到COUNT的值为9时，停止COUNT在每个时钟上升沿计数，停止发送数据并使接收使能信号RECEIVE_EN有效，从而使能接收模块。接收模块开始检测数据输入信号的上升沿，一旦上升沿到来说明收到数据起始位s，启动COUNT在每个时钟上升沿计数，以后在每个时钟信号的上升沿保存位置值，直到检测到COUNT的值为39时，停止接收数据，由接收模块向双口RAM模块的A口写入要保存的位置值，从而结束一次FPGA与编码器的通讯过程。由于每次通讯时间是严格固定的，设系统时钟为2MHz。FPGA为主叫，当时钟下降沿到来时，编码器保存位置值要2个时钟周期，向编码器发送"请求数据"控制字共6位"000111"，需时6个时钟周期，编码器向FPCA共发送1个起始位、2个"错误位"、23位位置值和5位CRC校验位要31个时钟周期，共39个时钟周期，所以每次通讯需要19．5μs的时间，并且每个时刻具体需要传递哪一位数据也是严格确定的。因此采用基于时基的设计方法(见图5)。

在FPGA内部实现了128 B的双口RAM空间，A口具有8位数据线，7位地址线，用于与编码器通讯，B口具有16位数据线，7位地址线，用于与DSP通讯，因为TMS320F2812为16位DSP，所以与FPGA中RAM的数据传递极为方便。DSP在每个电流环周期发送一个有效的"BEGIN"信号，19．5μs之后，码盘信号接收模块将接收到数据存入FPGA内部双口RAM的A口中，并按顺序排列成16位数据的形式，然后向DSP发送"END"信号，表示一次通讯结束，DSP接收到中断之后从FPGA的双口RAM的B口中读取数据，完成一次通讯。

对FPGA的开发采用XILINX公司的ISE集成环境，硬件描述语言为Verilog HDL语言。图6为程序流程图。

3 结束语

本文设计了一种基于FPGA的编码器接口，用以进行编码器和伺服驱动器DSP处理器之间的通讯，并且具有CRC校验等纠错功能。本文给出了硬件连接和FPGA程序设计流程，可以实现对永磁同步交流电机磁极位置准确的读取。