基于CPLD+DSP的实时数字 像稳定系统

2．2 CPLD控制

系统的逻辑控制器是100引脚的XC95144，其主要工作是控制输入／输出帧存，以便DSP将存在其中的处理好的图像数据读出，并在同步控制信号和消隐信号的协同下形成标准视频输出信号，送到监视器显示。图3给出了逻辑控制的原理框图。

CPLD的逻辑控制的工作包括：1)根据SAA7110分离出的同步信号，经过逻辑判断后，给出BT121需要的同步信号；2)由于SAA7110输出的LLC2时钟与采样时钟、输出时钟是同步的，因而以LLC2作为采样数据存储和同步控制子系统的时钟，CPLD内部计数器进行数据采样计数，产生偏移地址，以控制输入／输出缓冲读写数据，使用LLC2时钟也避免了使用外部时钟需要解决的信号相互间的同步和锁相：3)计数器产生控制中断，通知DSP启动数据读／写EDMA通道和进行数据转移；4)低位地址A0和A1进行译码产生Bank Enable信号，送到双口RAM以进行数据位选通。由于输入／输出缓存具有对称的硬件结构，所以XC95144在进行地址计数时，产生两套相同Bank信号和地址偏移，供输入和输出双口RA-M。

3 数字图像数据的采集与输出

3．1 数据采集

系统的设计视频信号采集能力是从CCD获得模拟视频信号中采集到512×512大小的数字图像，并通过帧缓存——异步静态双端口存储器(dual-port RAM)，经DSP的EDMA通道送到SDRAM中。采集模块的结构如图4所示。

SAA7110的初始化通过I2C总线对其内部控制寄存器进行相应设置而实现，该系统将DSP上的McBSP(多通道缓冲串口)的两个引脚与SCL和SDA相连，将McBSP的引脚配置成通用I／O口，这样就能通过编写DSP程序，在上电时通过DSP的多通道缓冲串口配置SAA7110。

3．2 数据位拼接

由于SAA7110和BT121都是8 bit精度器件，而双口RAM的每边都是36 bit精度的存储器，但双口RAM的4个BANK通道，每个BANK各9 bit，共36 bit数据，可通过BEO～BE3信号选通，因此只有将SAA7110和BT121的8 bit数据进行拼接后才能送到双口RAM。由于双口RAM的每个BANK都是9 bit，SAA7110和BT121的8 bit数据总线接在每个BANK的低8 bit，忽略最高位第9位，直接地，形成8 bit的数据精度，完成不同数据精度位器件间的握手。

3．3 数据输出

处理完的图像数据，经D／A转换器BT121进行数模转换后，送到显示器，这个过程必须在严格的同步时钟控制下进行。SAA7110给出的同步信号包括水平同步、垂直同步、奇偶场和采样时钟，而BT121的同步信号只有空白信号(BLANK)、合成信号(SYNC)和转换时钟。当BLANK信号为1时，BT121才进行D／A转换，SYNC信号为1时才打开D／A通道。所以，2个器件间的同步信号不能直接握手，必须经过一定的逻辑转换。S-AA7110的同步信号引脚接到CPLD，由CPLD经过一定的逻辑运算后，送出符合BT121同步要求的信号。

来源：维库开发网