LD0、QLDO、VLDO的设计原理及测试

由于公式中不含2UBE这一项，因此可大大降低输入-输出压差。满载时输入-输出压差的典型值小于500mV，轻载时仅为10~50mV。这是其显著特点。

但低压差线性稳压器有其不足之处，即所需的基极驱动电流及静态工作电流Id较大。满载时若PNP管的β值为15～20倍，则LDO的 Id≈(5%～7%)Io。由它产生的功耗会限制稳压器效率的进一步提高，这在电池供电的低功耗系统中是不容忽视的问题。

1.3 QLDO的设计原理

准低压差集成稳压器(QLDO)是因输入-输出压差介于NPN稳压器和LDO稳压器二者之间而得名的。其设计原理如图3所示。QLDO的内部调 整管VT2也采用NPN型功率管，但增加了一级PNP型驱动管VT1，因此它兼有普通集成稳压器驱动电流小、低压差集成稳压器输入-输出压差低的优点。其 输入-输出压差的计算公式为

式中包含UBE这一项，意味着QLDO的输入-输出压差介于NPN稳压器和LDO之间。QLDO具有较好的性能指标：例如LMl085能输出 3A的电流，而静态工作电流仅为10mA。QLDO也需要接输出电容，但其容量可比LDO用得小，对电容的等效串联电阻(ESR)要求较低。

2 VLDO的设计原理

VLDO的设计原理如图4所示，典型产品为Analogic TECH公司的AAT3200。VLD0的最大特点是采用P沟道功率场效应管MOSFET来代替PNP型功率管作为调整管，MOSFET本身还带保护二极管(VD)。P沟道MOSFET属于电压控制型器件，其栅极驱动电流板小，而通态电阻非常低，通态压降远低于双极性晶体管的饱和压降，这不仅能大大降低输入-输出压差，还能在微封装下输出更大的电流。图4中还给出了内部过电流及过热保护电路，RS为电流检测电阻。

一种改进型VLDO的设计原理如图5所示。其主要特点是增加了输出状态自检(POK)、延迟供电、电源关断等功能。POK(Power OK)是表示"电源正常"的信号。一旦输出电压降低到使采样电压低于9l%UREF时，比较器就输出高电平，经过l ms的延迟时间强迫POK MOSFET导通，从POK端输出低电平(表示电源电压过低)，送至微处理器。当输出电压恢复正F常叫，比较器输出低电平，令POK MOSFET截止，POK端输出为高电平，以此表示电源正常。POK MOSFET采用开漏极输出结构，外部需经过lO kΩ～l MΩ的上拉电阻接U0端。不用POK端时可接地或悬空。EN为使能控制端，当EN端接低电半时将电源关断。LDO进入休眠状态，此时POK端 呈高阻态。利用延迟电路能避免因干扰而造成的误动作。

来源：维库开发网