基于FPGA-SPARTAN芯片的CCD的硬件驱动电路设计

主时钟脉冲周期定为50 ns，然后主时钟通过4分频产生L和R。L作为基础波形会在以后产生和控制L1，L2和M类波形时使用，L的占空比为2：2，R的占空比为3：1。给L建一个循环记数器CL，它的范围为0～1 065，在感光阶段即A的上升沿阶段当CL小于1057的时候L1=L其余阶段L1为低电平，L1取反为L2;当1057

3 驱动的实现及仿真结果

Max+PlusⅡ是Altera公司推出的一种开发设计平台，他功能强大，可以生成文本文件和波形文件。并支持层次设计和从顶至底的设计方法，支持VHDL语言。可以编译并形成各种能够下载到各种FPGA器件的文件，还可以进行仿真以检验设计的可行性。

硬件描述语言(VHDL)是用来描述集成电路的结构和功能的标准语言，设计人员无需通过门级原理图，而是针对设计目标进行功能描述，从而加快设计周期，VHDL元件的设计与工艺无关，方便工艺转换。基于以上优点和上述的时序分析，该系统采用VHDL语言实现CCD驱动时序电路。由于系统的一次周期比较长大概在200 ms，所以波形仿真时的END TIME比较大，图5所示为感光阶段的波形仿真，图6所示为转移阶段的波形仿真图。

由图可知设计所产生的波形与TH7888A的技术手册上的驱动要求所需脉冲完全吻合，能够达到TH7888A的驱动要求。

4 结语

用XILINX公司系列FPGA-SPARTAN芯片，在QuartusⅡ5.0开发环境下采用VHDL语言输入方法开发设计出了高分辨率全帧CCD TH7888A的驱动电路，能够产生满足TH7888A要求的驱动脉冲。与以往常采用的驱动方法相比其面积大大减小了，采用FPGA进行设计，简化了CCD驱动电路的电路系统。整个设计编程完毕后进行仿真、时序验证正确后再下载到器件中，然后进行电路的测试校验直到达到预期效果。这样的设计修改起来较为方便，只要修改程序即可，不需要像传统的设计方法要更换器件修改设计电路等，实验证明，把VHDL应用于CCD驱动电路的设计，可以满足系统的高速性和电路的集成度等要求。