基于DSP与CPLD的三相五电平变频器PWM脉冲发生器

CPLD接入DSP的时钟CLK,以实现时钟一致,dt0,dt1,dt2,dt3为DSP的四根地址线,用来选通CPLD中十二路PWM脉冲发生器的一路,int为中断信号,每隔四分之一个载波周期Tc发一次,we为DSP的写信号,只有当we与csn(n=1～12)同时为低电平时Data才能写入影子寄存器,其中csn为四根地址线译码后的输出,如图4所示。

图4 PWM发生器原理图

显然,同一相的八个开关管只需四路载波,而处于三相同一位置的开关管其载波相同,故可共用一个基准计数器。下面就图4介绍PWM发生器的原理。图4中的基准计数器为一加减计数器,其计数总值为一个载波周期TC,而比较寄存器中为脉宽值,当基准计数器计数的值与比较寄存器相等时,比较器输出产生电平翻转,每当基准计数器计数到零时,产生一个使能信号把影子寄存器中的脉宽值送入比较寄存器。由比较器输出的原始PWM波经死区发生器后产生上下桥臂互补的两路PWM波。

4 VerilogHDL设计与仿真

根据图4的原理图,应用VerilogHDL硬件描述语言进行设计。本文选用Altera公司的EPF10K30A系列的CPLD,通过MAX+PLUSⅡ软件仿真,图5所示为A相8路PWM驱动信号。波型表明,同一桥臂上下两路信号在逻辑上满足互补关系,并有一定的死区时间,实现"先断后通",不同桥臂之间的相位正确。

图5 A相PWM仿真波形图

图6为根据上述原理,利用MATLAB/SIMULINK仿真的相电压五电平波形,其中调制比为0.9,载波比为32。

图6 相电压五电平仿真波形

5 结束语

级联型多电平变频器其PWM驱动信号很难由单一的DSP或单片机完成。本文设计的由DSP与CPLD构成的PWM脉冲发生器较好的解决了这一问题,在级联型多电平变频器中有比较好的应用前景。