基于TMS320C6713和FPGA的数字电源控制模块设计

用VHDL实现FPGA和CPLD的内部逻辑实现，VHDL是用来描述从抽象到具体硬件级别的工业标准语言，已经成为统一的硬件设计工具。VHDL其设计方法的灵活性、可移植性都非常好，对设计的仿真方面同图形化硬件描述方法一样都很优秀，设计效率在大规模设计时明显优于原理图设计。控制系统中FPGA主要完成数字PWM波的生成，而CPLD主要是完成上位机与下位机DSP之间的高速数据通讯，使用DSP的主机口来实现。

DSP控制程序图和数字PWM流程图如图2和图3所示。

下面给出的是用VHDL实现的死区发生器：

entiey dead_generator is

port(

clk,pa :in std_logic;

ah,al :out std_logic;

dead_time:in std_logic_vector(11 downto 0);

count :inout std_logic_vector(11 downto 0));

end dead_generator;

architecture gen of dead_generator is

begin

process(clk)

begin

if(clk'event and clk = '1') then

if((pa = '1') and (count/= dead_time)) then

count