超高速CMOS动态负载分频器设计及研究

2．2 D 锁存器具体设计步骤

首先，根据所要求的参数，如速度、摆幅、电压、电流、负载等等确定电路具体结构， 本文中根据速度和功耗的要求，以及前面对各结构的分析，采用动态负载结构。

其次，根据所采用的工艺，提取所需要的晶体管基本参数，根据（2）、（3）式，当输 入信号速度达到10GB/s，结合需要达到的参数要求，选择合适的便置电流Is。

第三，进行静态工作点分析，CK 输入为低电平时，MN0 导通，同时MP1、MP2 工作 在线性区；而CK 为高时，Mn0 关断，Mp1 和Mp2 工作在截止区；可得到：

由式（6）、（7）可确定CK 的直流工作范围，而式（4）、（5）可确定偏置电压的大小范围。 第四，根据以上计算的静态电流和电压偏置等数值，结合提取的工艺参数，估算各晶 体管的宽长比。

第五，在静态工作点正确的情况下，将锁存器接成分频器结构，并进行瞬态分析，使 分频器自由振荡，测算分频器自由振荡时的输出频率，如果要求分频器正常工作时输入的时 钟频率为f，则认为分频器自由振荡的输出频率为f/2 最佳。

静态工作点需要根据系统的实际情况，通过仿真进行调整，而重复以上第二到第五步 骤的过程。此外，锁存器中决定其工作速度的因素有：Q 、Q 两节点的电容，输出电压摆幅 和充、放电电流。为提高电路速度，电路设过程中要尽量减小Q 、Q 两节点的电容，增大充、 放电电流，而对输出电压摆幅的要求要从两方面考虑，输出电压摆幅过大，充、放电过程持续时间会增加，输出电压摆幅过小，则无法驱动后续电路。因此，要合理设计输出电压摆幅。

3 仿真结果

本文采用SMIC 0.18ｕm 1P6M CMOS 工艺，使用Cadence 公司的Spectre 仿真器，对电 路进行了各种情况仿真。本文对分频电路在室温下对不同的工艺角进行了仿真，仿真结果显 示，在Typical NMOS 和Typical PMOS 下，分频器最高可以工作在13.5GHz，在快NMOS 和快PMOS 下，分频器可以达到14GHz 以上频率。10GHz 时钟下的输入输出信号波形如图 4 所示，其中，Vin1为输入时钟信号，OUT 为输出信号。调试参数为：VCLK-=0V,VCLK+=1.5V, T=100ps， Vbias=1.2V. Wmp1、Wmp2=5.5u，Wmn1、Wmn2=4.4u，Wmn3、Wmn4=2.2u,Wmn0=16u， L=0.18u。

图4 波形中可以看出，信号在两级锁存器间传递时，由于信号的突变，而引起毛刺，在 信号输出端加上缓冲电路，可以淹没这种影响，其波形输出如图5 所示，由图可知分频器很 好实现了两路正交输出信号，正确实现了二分频，输出摆幅也满足设计要求。

表1 给出本文中电路功耗和文献[3-6]所用电路功耗。可以看出，本文电路设计功耗相对 较低。

4 结论

本文采用SMIC 0.18ｕm 1P6M CMOS 工艺，单时钟信号控制的动态锁存逻辑结构，在 电源电压为1.8 V 的情况下，仿真实现了一个10 GHz(可工作频率范围为1～13.5 GHz)、功 耗仅为3.1 mW 的分频器。该电路结构简单、功耗低，可用于光纤通讯、雷达、测量等系统 中，具有较广泛的应用前景。

本文作者创新点：文章详细介绍了二分频电路的设计过程和分析方法，采用SMIC 0.18ｕm 1P6M CMOS 工艺，仿真实现了频带宽、功耗低的超高速二分频电路，可广泛用于超高频率 条件下锁相环、时钟数据恢复电路。