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超高速CMOS动态负载分频器设计及研究

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摘要:在比较反转触发器(TFF)的各种结构的基础上,给出了一种单时钟信号控制实现超高速分频的电路结构,以及具体设计过程。分频器使用动态负载,输出两路互补信号。采用SMIC 0.18um 1P6M CMOS工艺,在电源电压为1.8 V的情况下,仿真实现了工作速度10 GHz(可工作频率范围为1~13.5 GHz)、功耗仅为3.1 mW的二分频器,可用于超高速锁相环、时钟数据恢复设计中。

0. 引言

分频电路在频率合成、光纤通信、无线通信等系统中有着广泛应用。在高速通讯系统中, 当数据传输速率达到或超过10GB/s时,传统的实现方法是采用双极性硅、GaAs、InP等工艺 实现[2],但由于其较高的电压和电流,其功耗也相对较大。随着CMOS工艺向深亚微米发展, 其低功耗、高集成度、低价位、高性能的优势使CMOS工艺日益成为业界主流工艺,提高CMOS 工艺分频器的工作速度,成为设计的一个热点[3]。高速分频电路一般有三种电路结构:基于 TFF(Toggle Flip-Flip) 的分频器,注入锁定分频器和再生分频器。注入锁定分频器输出时 钟稳定,用于对输出时钟要求较高的场合,利用注入锁定分频系统可以实线非常高速的分频 设计[4],但这种分频器一般锁定范围很窄,且结构复杂,功耗偏大;再生分频器在高频时具 有更高的锁定范围,但需要使用很多无源器件,占用芯片面积很大,且不利于电路匹配。

基于TFF的CMOS分频电路主要有以下几种:源极耦合逻辑(SCFL)电路,通常,超高速 分频器采用SCFL逻辑实现的居多[5],这种结构逻辑可以工作在输入信号摆幅比较低的情况 下,因此电路速度较快,但这种结构层次较多,不适合低电源电压下的超高速分频器设计; 针对SCFL在低电源电压下存在的问题,文献[5]提出了伪差分逻辑电路,这样低电源电压下 电压分配的问题得到了缓解,但是需要完全互补的时钟信号来确保锁存器的正常工作,在高 速通信中,电路的测试条件很难满足;文献[6]根据负载电阻是锁存器速度的一个关键因素 提出了差动动态负载逻辑电路结构,电源电压1.8V时,采用标准0.25μm CMOS工艺,最高工 作频率超过16GHz,功耗约为3mW,由此看出,动态负载确实可以提高电路速度,输出信号幅 度也足够大,但是差分时钟信号的相同直流偏置不易选择,有文献提出采用不同的直流偏置,但都会引入其它的问题;文献[7]提出了单时钟信号控制的动态锁存逻辑结构,有效解决了 直流偏置问题,本文采取此结构实现了超高速分频,并且给出了具体分析设计过程。

1. 分频电路原理与设计

基于TFF的分频器一般使用电流模式逻辑(CML),可获得很大的工作频率范围,且通常由 两个相同的互相耦合的锁存器构成,图1给出了分频器的结构,由两个CML D锁存器组成。锁 存器2的输出反馈至锁存器1的输入,当时钟为低电平时,锁存器1工作在采样模式,锁存器2 工作在锁存模式;时钟为高时,锁存器1工作在锁存模式,锁存器2工作在采样模式。因此, D触发器输出数据变化发生在时钟变化边沿,且每两个时钟周期,数据只发生一次跳变,从 而实现了二分频。

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图2为动态CML D锁存器电路结构,采样部分由Mn0、Mn1、Mn2组成,Mn3、Mn4组成 的正反馈锁存逻辑电平。电路具有以下特点:

采用PMOS 作为动态负载,可实现不同负载的有效控制,在DFF 的采样状态,PMOS 负载 晶体管工作在线性区,其打开电阻非常小,较小的RC 时间常数使得NMOS 对(Mn1,Mn2)能够 以较快的速度感应D / D 输入数据的变化,正反馈连接的NMOS 对(Mn3,Mn4)进一步加速状态 的转换;维持状态,PMOS 负载晶体管关断,产生较大的RC 延时,正反馈连接的NMOS 对 (Mn3,Mn4)保持DFF 的输出数据。

电路由单时钟控制,时钟分别加在PMOS 管的栅极和NMOS 管的源极,通过使用共栅极组 态,输入时钟信号CK 的直流偏置可以同时对PMOS 负载和NMOS 开关进行优化。这个技术能 使锁存器工作在更高的频率上。同时共栅连接的NMOS(Mn0)允许其稳定的工作在较低的电源 电压下[6],适当调节,可达到零阈值电压。

开关管MN0 的导通和关断是锁存器工作在采样和保持模式的条件,因此要使锁存器正常 工作,MN0 不能始终导通。这样,比之于一直导通的电流源,该锁存器的功耗明显降低。

2.设计过程

2.1 D 锁存器延时分析

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来源:维库开发网

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