CMOS分频电路的设计

至此出现了循环，从其工作过程可以看出，分频后时钟的周期是输入时钟的4 倍（8× T/2=4T），即4 分频。为了实现相应的时钟占空比要求，结合图2 和上述分析中可知，输出 时钟信号：

clk_4_5= 2s ，其占空比＝1:1；clk_4_5_N=2s，其占空比＝1:1；

clk_4_5_div_1:1= 4s ，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:3。

当控制信号 Mode＝‘1’，即对时钟进行5 分频时，类扭环计数器的工作路径是1s→2s→3s→4s→5s→6s→7s→8s→9s→1s，该电路是可以自启动的，假定初时状态为100101010，那么其工作过程为：

至此出现了循环，从其工作过程可以看出，分频后时钟的周期是输入时钟的5 倍（10 ×T/2=5T），即5 分频。为了实现相应的时钟占空比要求，结合图2 和上述分析可知，输出 时钟信号：

clk_4_5= 2s ，其占空比＝3:2；clk_4_5_N=2s，其占空比＝2:3；

clk_4_5_div_1:1= 4s ，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:4。

对于时钟信号 clk_4_5 和clk_4_5_N，其占空比应为1:1，但此处仅从电路上观察直接的 功能效果并不能达到，因此需要在2s 信号输出前将其通过由缓冲器链组成的占空比调整电 路，通过调整信号的上升、下降时间达到预期要求。

采用Cadence 公司的Spectre 仿真工具在SMIC 0.18um CMOS 工艺下对时钟分频电路进 行仿真，可得仿真波形如图4 和图5 所示。图4 所示为核心电路：类扭环计数器的工作波形。 图5 是类扭环计数器各级输出信号经过组合逻辑后所得到的相应分频后时钟信号。从图4、 图5 可以看出，时钟分频结果与预期功能要求一致。

4 小结

本文分析了用于高速收发系统接收端的时钟分频电路的设计，通过对扭环计数器计数原 理的分析，提出了一种基于类扭环计数器的分频电路，该电路可以模式可选的实现奇数分频 和偶数分频，并根据实际需要通过组合逻辑、反馈网络达到相应的占空比。文中给出了该电 路的CMOS实现，并在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真， 结果显示电路可达到预期要求。

本文作者创新点：通过对扭环计数器原理的分析，提出了一种基于类扭环计数器的分频电路， 可以模式可选的实现奇数和偶数分频，并达到相应的占空比。