CMOS分频电路的设计

摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。

1 引言

目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码，需要对数据进行1:8/1:10 的串并转换； 在高速收发系统中，为在特定工艺下实现更高的传输速率，通常采用半速率结构，这样可以 有效降低芯片上的时钟频率，从而使电路能够以较低的功耗和简单的结构适应高速数据流的 处理。因此为了完成对串行输入数据的1:8/1:10 解复用，首先需要提供占空比和抖动性能满 足相应要求的4 分频或5 分频时钟。本文即讨论了在高速收发系统的接收端如何设计模式可 选的4 分频和5 分频电路，所设计电路不仅实现了对参考时钟的4 或5 分频，同时实现了分 频后时钟的不同占空比。

本文第 2 部分简单介绍了扭环计数器的工作原理，并根据实际提出了一种类扭环计数器 的分频方法；第3 部分讨论了基于类扭环计数器的CMOS 分频电路的设计实现与仿真；第 4 部分对设计过程进行了简单总结。

2 类扭环计数器的工作原理

扭环型计数器也称约翰逊计数器，是由移位寄存器加上一定的反馈网络构成的，用移位 寄存器构成扭环计数器的框图见图1，它是由一个移位寄存器和一个组合反馈逻辑电路闭环 构成，反馈电路的输出接向移位寄存器的串行输入端，其输入端接向移位寄存器最低位的反 向输出端，因而其计数长度N=2n。经过n 个时钟后，计数器的状态与初始状态正好相反， 必须再经过n 个时钟后才能扭回原状态。

然而由于移位寄存器由一组 D 触发器构成，因而只能实现对输入时钟的整数计数，也就无法完成特定占空比的奇数分频。考虑到锁存器每级的保持时间为半个时钟周期，因而可 以采用由锁存器组成的类扭环形计数器实现时钟分频。可以想象：经两级锁存器延迟1 个时 钟周期，经三级延迟1.5 个周期，经四级延迟2 个时钟周期，……，依次类推。而时钟分频 电路要实现可控制的4 分频或5 分频，同时还要使占空比满足要求，因此，可以通过相应的 控制、反馈逻辑让输出时钟信号满足需要的相位关系。

3 分频电路的 CMOS 实现与仿真

根据第二部分的分析以及实际的使用要求，设计出如图2 所示的时钟分频电路，图中 Mode 为分频模式选择信号：Mode 为低，完成对输入时钟信号clkI、clkIN 的4 分频；Mode 为高，进行5 分频。分频后时钟进行后续的数据串并转换使用，因使用角度不同，需要产生 不同的分频时钟。用于移位存储链的时钟占空比：Mode 为低，即4 分频时为1:3；Mode 为 高，即5 分频时为1:4；用作同步输出的时钟占空比均为1:1。

由图 2 可以看出，时钟分频模块由一个类扭环计数器和相应组合逻辑、反馈网络组成。

类扭环计数器是该电路的核心，其由图3 所示的锁存器和辅助逻辑组成。该电路在Mode 信 号为不同电平时可以完成对输入时钟的4 分频和5 分频。其工作过程可分析如下：

当控制信号 Mode＝‘0’，即对时钟进行4 分频时，类扭环计数器的工作路径是1s→2s →3s→4s→9s→1s，该电路是可以自启动的，假定初时状态为10101，那么其工作过程为：

来源：维库开发网