创建理想的低功耗设计

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在复杂的数字集成电路设计中，功耗收敛和电路功耗完整性变得日益重要。整个设计流程必须贯穿应用各种有功耗意识的工具以获得最佳性能。

随着通过电池供电的便携式电子系统的应用范围持续增长，推动了对某类数字集成电路（ICs）的需求，这类电路的特点是功耗消耗保持在尽可能低的水平。与此同时，设计师们必须在最小的封装体积中，将更多的高频功能封装到芯片内。毫无疑问，越来越多的性能和单元数量将导致功耗的增加，使得功耗管理成为影响硅片成功的重要因素。

创建最理想的低功耗设计，无论是动态功耗还是静态功耗，都涉及到了在设计流程不同阶段时序、功耗和面积间复杂的折衷权衡问题。这些问题相互间联系密切，所以低功耗分析和优化引擎必须可与整个RTL-to-GDSII流程相集成并可贯穿应用于这一流程中。

图1 功率分布考虑包括总功耗、电压降和电迁移效应

动态功耗（Dynamic Power）

动态功耗的降低虽然可通过调整电容、电压和频率来实现，但其中仍有些细微部分需多加考虑。

例如：同一门极电路中两个晶体管同时被导通的总时长是晶体管输入开关阈值和门极驱动输入信号斜率的一个函数。这些晶体管尺寸必须要足够大，这样信号才能足够迅速地进行转换以便激活门极电路。

如果晶体管尺寸过大，通过最大程度缩短两个晶体管同时打开的时间来实现功率节省的目标就无法达成，因为晶体管过大会导致电容的增加，门极电路为增加的电容充电会消耗额外的功率，这最终会导致噪声、过冲、下冲以及串扰等信号完整性问题。

同样地，如果这些晶体管尺寸过小，那么它们同时打开时间会更长、功耗更大，而且驱动不足的信号也容易受到噪声和串扰耦和效应的影响，因此晶体管尺寸和开关时间必须加以优化，这样才能将功耗降至最低。

降低动态功耗的另一种方法是降低系统时钟的频率，但这样会导致器件性能的降低；或者还可以使用门控时钟，使得仅仅那些这一时刻需要执行有效任务的器件被时钟驱动。当然，我们也可以通过应用适当的时延平衡来将局部数据活动（毛刺和冒险现象）减至最少。

此外，我们还可以通过架构的折衷权衡来降低功耗，即在设计流程的算法和架构阶段进行功能并行与频率和/或电压之间的折衷权衡。例如：您可用两个模块副本来替换原来的一个逻辑模块，两个模块各执行一半的任务，这样两个模块都将拥有更低的运行频率和电压。如此一来就可在保持性能不变的同时降低实现该功能的总功耗，不过同时也会占用更多的硅片空间。

静态功耗（Static Power）

静态功耗源自于晶体管未激活时漏电流，与温度和开关阈值成指数关系。为了解决这个问题，IC代工厂提供了具备多阈值电压（Vt）器件的库，其中开关较快的低阈值晶体管漏电流较高、功耗较大；而开关较慢的高阈值晶体管漏电流较低、功耗较小。

这其中需要进行复杂的平衡工作，因为降低供电电压是可以减少发热量，降低静态功耗，但同时也会增加门时延；而降低晶体管的开关阈值则可以加快晶体管开关速度，但同时会导致漏电流和静态功耗呈指数极增加。

电压降效应（Voltage Drop Effects）

深亚微米（DSM）器件也属于易受电压降效应影响的器件，电压降效应主要由外部引脚到内部电路的电源和地线网络的电阻所引起。

由于每段电源和接地轨都有一小段电阻，因此反相器链中距离主电源和地线引脚最近的逻辑门，其供电电压就最好（图2中G1）；相邻的第2个门极（本例中G2）的供电电压则相应稍差一些；依此类推，距离主电源和地线引脚越远的门极其供电电压就越差。