无线电台中DS／D-MPSK调制解调器的FPGA实现

1引 言

DS／D-MPSK(直接序列扩频、差分编码的多进制相移键控)调制方式具有频谱利用率高、抗干扰能力强、保密性能好等优点。因此，研究DS／D-MPSK的调制和解调技术就具有重要的理论意义和实用价值。

DS／D-MPSK的调制和解扩解调通常是用专用集成芯片(ASIC)来完成，但是其功能单一，应用不灵活。文中采用高速大容量FPGA作为硬件平台的核心部分，通过软件编程，实现信号的扩频调制和解扩解调。与常规方法不同的是，该方案直接在中频上进行数字信号处理，不要进行数字下变频，也不需要进行伪码同步捕获和载波提取，易于数字实现。同时还给出了各项设计参数指标，并对所提出的设计方案进行了仿真以及硬件实现。

2 DS／D-MPSK调制和解扩解调的原理

通用的DS／D-MPSK调制和解扩解调的原理框图如图1所示。其中，上方为调制部分，下方为解扩和解调部分。ADC之后和DAC之前的功能全部由一片FPGA来实现。

调制部分主要完成差分编码、扩频、数据分路及相位映射、整型滤波、内插滤波和正交调制等功能。其中，NCO(数控振荡器)直接进行数字频率合成，产生I，Q两路正交数字载波。FPGA产生的数字调制信号经过DA转换和带通滤波，即可得到DS／D-MPSK调制信号。

解扩和解调部分主要完成AD采样、成型滤波、匹配滤波、延时差分解调以及判决等功能。解扩和解调是扩频通信的核心技术之一，也是本文研究的重点。各种进制的DS／D-MPSK解扩和解调的基本原理相同，DS／D-BPSK相当于DS／D-QPSK的一路，DS／D-8PSK仅比DS／D-QPSK多了一路能量控制信号。所以本文就以最有代表性的DS／D-QPSK为例进行讨论。

设DS／D-QPSK的基带数据为{an)，差分编码后的数据为{dn)。若用'+1'表示'1'，'-1'表示'0'，则有：

然后直接在中频进行带通采样，采样频率取伪码速率的K倍(K为正整数)，即为KRc。这样在每个伪码码元内刚好进行了K次采样，从而可以保证收端的伪码时钟与发端的伪码时钟相位相差为任意值时，总能采到满足数字匹配滤波器输入信噪比要求的码片样值。这样伪码时钟可以由本地异步产生，省去了伪码同步时钟恢复电路，并大大提高了电路的稳定性。

由于AD采样的相位是随机的，所以可以在采样信号中增加一个初始相位φi。由于采样速率和中频ωc均为伪码速率的整数倍，所以每隔K次采样φi就重复一次，即φi有K种取值，且φi依次滞后2πM／K。采样数据的表达式为：

将AD采样得到的数据通过数字匹配滤波器进行解扩。数字匹配滤波器的I路结构如图2所示，Q路的结构完全相同。现仅以I路为例进行分析。

由图2可见，数字匹配滤波器每隔K个点取一个数据，共取N个数据，然后进行相关求和：

由于I，Q两路伪码的互相关性很小，所以式(5)中第二项的值很小，相对于第一项的相关峰值来说可以忽略不计。当n为N的倍数时，第一项刚好相关，得到的相关峰值为：

式(6)中，RI(0)为I路伪随机码的自相关值。由式(6)可见，相关峰中已不再包含伪码，即实现了解扩。图3是用Verilog代码在FPGA中实现数字匹配滤波器时经仿真得到的相关峰。