用串行RapidIO交换处理高速电路板设计的信号完整性问题

信号完整性(SI)问题正成为数字硬件设计人员越来越关注的问题。由于无线基站、无线网络控制器、有线网络基础架构及军用航空电子系统中数据速率带宽增加，电路板的设计变得日益复杂。

目前，芯片间高速串行链接已经获得广泛应用，以提高整体吞吐性能。处理器、FPGA及数字信号处理器可相互传输大量数据。此外，该数据可能必须从电路板发出，通过背板传输至交换卡，而交换卡可将数据发送至机箱内的其他卡或“系统”内的其他地方。支持RapidIO的交换可实现这些不同组件之间的互连，并广泛用于满足这些应用的实时带宽需求。

本文主要探讨涉及高速接口设计(RapidIO交换的主要功能支持这些高速接口设计)的信号完整性难题以及其他相关事项，优化RapidIO交换的功能旨在实现高速设计中较高的信号完整性。

高速接口设计难题

信号质量对于系统的各个方面均非常重要。对于串行RapidIO而言，信号质量通过接收眼图的大小进行量化。接收眼图是一个无限延续的轨迹，其中，波形会随上一个轨迹不断重复(如图 1 所示)。眼图开得越大，信号质量就越好。

信号质量可能受多方面的影响：信号通道中出现噪声或其他杂乱信号、信号通道布线差、外部源的传导或辐射、系统本身产生的噪声。上述所有因素结合在一起会导致接收眼图缩小。除电路板级问题外，信号完整性亦可能受到连接的源(传输端)及目的地(接收端)的影响。因此，应在整体系统级的信号完整性中考虑源及目的地的IC特点。

电路板级设计的考虑因素

就电路板设计而言，应考虑的常见因素包括：

1. 电路板的电源输入、本地调节器的输出及分配

2. 时钟生成及分配

3. 退耦

4. PCB基础材料

5. 芯片间连接

6. 电路板间连接及背板连接

7. 电路板层叠及阻抗控制

8. 机架间连接器、电缆及接头

图 1：典型高速信号眼图。

工作频率高于300MHz时，适用于较低频率电路板设计的大部分设计最佳惯例均需修改。必须考虑当波长与电路板尺寸可比时出现的因素。这不仅适用于基本频率的波长，也适用于构成完整波形的傅立叶(频域)分量。

FR4材料仍可成功用作电路板的基础材料，但在较高频率下，不仅需要考虑材料的介电常数，还需要考虑损耗系数。过孔的设计也变得非常重要，因为未使用的管长部分(在较低频率下其影响可以忽略)的阻抗会与较厚电路板及背板的阻抗不匹配。最好完成设计后仿真，以引起对信号完整性不太理想的布线的注意，并指出串扰区域。

电路板上信号完整性方面的特定难题是由于高速处理器总线及高速内存接口的存在、时钟生成及时钟噪音以及各种电路板噪音源而引起，通常包括：单端并联总线、电源分配、阻抗匹配、接地弹跳、串音及时钟生成。

串行RapidIO交换机

串行RapidIO互连可用于处理以上所讨论的一些信号完整性难题。RapidIO是芯片间、电路板间及机箱间互连的一个成熟、开放标准，由嵌入式计算领域领导厂商设计，可满足在无线基础架构、网络、存储、科学、军事及工业类市场中设备对可靠性、成本效益、性能及可扩展性的要求。

RapidIO是一个专为满足当前及未来嵌入式应用需求而设计的点到点数据包交换互连协议。RapidIO物理层1x/4x链接串行规范可满足使用电子串行连接的设备的物理层媒介要求。该规范定义了使用单向差分信号的设备之间的全双工串行物理层接口(链接)。此外，对于需要更高链接性能的应用，它还允许将四个串行链接组合在一起。它还定义了用于链接管理及通过链接传输数据包的协议。

RapidIO系统的架构由端点元件及连接端点的交换结构组成。设想端点作为邮件系统中的出发点，交换机作为截取包裹并将包裹发送至目的地的邮局。RapidIO互连架构根据规范被划分为层状架构，包括逻辑层、公共传输层及物理层。RapidIO协议的物理层由芯片串行器－解串器(SerDes)处理。SerDes的特性对硬件设计人员在设计电路板时所面临的信号完整性问题有一定的影响。交换机设计的许多其他方面也将影响信号完整性。

RapidIO 交换的特性简化电路板设计并实现较高的信号完整性

时钟生成

就启动器而言，sRIO交换机必须具有实现低抖动的无噪时钟信号。低抖动信号基本上具备低相位噪音的特性。若增加输入时钟信号以实现较高频率的输出信号，则必须优化芯片电路，以产生最小的相位噪音。Tundra的Tsi57x串行RapdIO交换机通过采用集成低噪音放大PLL的125MHz及155MHz时钟产生高达3.125Ghz的输出信号。许多产品采用独立电路实现上述功能，因而无法像Tundra交换芯片一样实现低抖动。输出信号的清晰度也不如使用Tundra交换芯片时，使得电路板设计难以容忍上文论述的其他板级信号完整性问题。

可编程传输预加重及接收器均衡

在高速电路板设计中，由于信号经过电路板由芯片传输至芯片或通过背板传输，因而需要考虑信号的衰减。简而言之，实际信号在到达端点时强度会减小，并可能出现相移。通常，在所有媒介中，高频率谐波较低频率谐波衰减的比例更大。仅增强整体信号并不够，因为它会扩大噪音层，并且没有解决相移问题。串行RapidIO交换及端点(像GbE及10GbE等所有其他高速设计一样)利用技术避免该问题并保持原始信号的完整性。

若要了解传输预加重及接收器均衡的影响，可以回顾眼图，其目标是实现“开眼”。若未运用这些技术，眼图会开始“闭合”。

传输预加重技术可将高频加入传输信号，以解决信号衰减及端点间相移的问题。因此，与简单地放大所有频率(该方法亦会增加交换芯片的整体功耗)不同，传输预加重可通过传输功能有效增强输出波形，增加输出波形的高频量，而同时使用虚拟组件对其进行相移，解决因传输媒介引致的相移。该方法对于保持信号的完整性及保持眼图相当有效。图2说明利用传输预加重的影响。

图2：传输预加重对眼图的影响。

尽管传输预加重通常在许多高速IC中应用，以优化整体系统级的信号完整性，但“传输端”的传输预加重应与“接收端”的接收器均衡一并使用。接收器均衡运用增强器传输功能，补偿因电路板及背板引起的高频传输损耗及相移。由于这些传输损耗在信号到达目的地IC(在本文中，指串行RapidIO交换)前发生，因此通常在信号发送至系统中的下一个传输部分(另一交换)或端点前，交换机必须采取措施补偿这些损耗。接收器均衡的功效与传输预加重类似，可改善整体信噪比。注意：连接至交换芯片的各链接可能具有不同的特性。

图3：带串行RapidIO交换的无线基带交换机及各种链接速率。

例如，图3中，FPGA的链接可能穿过电路板上的多个区域并可能经过数层而受到EMI影响，而来自交换的DSP链接可能以较低的速度运行且距离相当短。最后，背板链接也可能具有较高的速度且经过多个连接器。上述三种链接在振幅及相位方面的衰减特性各不相同如图4。

图4：接收到的信号被不同链接所影响。

同步与异步交换设计

串行RapidIO标准支持三种不同的链接速率：1.25G波特、2.5G波特及3.125G波特。交换可分为两类：同步及异步。

同步交换指所有端口必须以相同速度运转的交换。

异步交换指各端口可按特定链接的通信量需求所需的频率运转的交换。

在大部分应用中，最佳解决方案是异步交换，它不仅具有能以较低的系统整体功耗满足通信量需求的优点，而且就信号完整性而言，它受串音的影响更小。

封装及互连

信号完整性问题可能在很大程度上受封装及基础材料设计的影响。例如，高性能倒装芯片及打线接合封装可改善功率传送并减少回程损耗。就RapidIO交换机而言，改善阻抗匹配以维持100欧姆差分阻抗及较低的变差相当重要。倒装芯片封装可有助于改善上述情况。

高效球状映射

硅片供应商可能会选择球状映射简化从芯片至球栅的信号传输，但其作用并非仅限于此。在理想情况下，设计球状映射时会考虑整体系统级的实现。例如，在设计球状映射时，须谨记将外围IC链接至交换芯片。应对有关设计进行优化以最大程度减少层数及所需面积，这样可改善最终设计的信号完整性。配有相当密集的球状映射的IC在电路板上需要许多层，才能将信号从IC中发送出去，从而导致高成本的系统级设计。另一个问题是信号通道间的串音，该问题在上文讨论同步及异步RapidIO交换的区别时已提及。与信号通道间串扰及高效球状映射紧密相连的一个问题是电源与接地引脚之间的间隔。若将太多串行RapidIO端口插入小型封装，可能会由于串扰而导致信号完整性问题，从而导致在信号从交换机传输到端点时出现“闭眼”。

设计惯例技巧

现在，我们回顾一下信号完整性的另一方面，即电路板级的设计问题。设计人员可以采取许多设计指引来控制噪声产生的影响。通常，好的设计惯例可以帮助电路板设计人员控制电路板级通信产生的信号噪音，包括限制外部噪音源以及解决设备本身的噪音。

首先，所有设计均应采用正确的走线宽度、间隔及拓扑，以确保每个走线的阻抗与其传输器件匹配。阻抗不匹配可能会影响前缘与后缘的质量、稳定延迟时间、串扰以及EMI。

必须确保同步信号组之间有足够的通道间隔，必须限制通道长度并将差分对信号之间的偏移降至最低。布线时应最大限度地减少布线层转换次数，从而限制寄生效应。不必要的电感及杂散电容中的过孔成本非常高，应尽量减少。除BGA衬垫外，通常每个通道最多允许有两个过孔。

对信号完整性彻底验证至关紧要。利用估计寄生效应，设计前分析可提供了解设计性能所需的数据，但准确的后设计寄生效应可提供发现潜在信号完整性问题所需的详情。采用该方法，可创建电路网表以进行模拟并记录结果。

若尽可能缩短通道及信号通道，通过接地层或彼此物理隔离的方式进行屏蔽，并注意避免阻抗不匹配或任何导致共振的配置，即可获得良好的信号完整性。

选择串行RapidIO交换芯片，实现较高的信号完整性

设计人员如何选择串行RapidIO交换？正如良好的设计惯例可以帮助电路板设计人员控制电路板级通信产生的信号噪音一样，硬件设计人员需积极考虑时钟生成的特性、传输预加重及接收器均衡、优化封装技术、有效的球状映射及异步设计的串行RapidIO交换机，方可确保系统级设计具有较高的信号完整性。显然，在选择串行接口时，设计人员选择的芯片不仅要具有合适的功能，还必须是专为解决高速信号难题而设计的交换芯片。

目前，Tundra Semiconductor Corporation可提供具有以上特性的三代串行RapidIO交换产品。Tsi 57x产品线包括Tsi574、Tsi576及Tsi578，各款的端口数各不相同，介于4至16个端口之间，运转速度介于1.25G至3.125G之间。各端口支持x1及x4通道可选，每端口的功耗为120至200mW。Tsi57x产品线具有本文所述的所有信号完整性的特征，包括传输预加重及接收器均衡。该产品较前款Tsi56x产品线增加了一些新功能，包括多播功能、矩阵性能监控。另外，许多高级通信管理功能已经优化，可满足无线基站、无线网络控制器、有线网络基础架构及军用航空电子系统等应用的高性能要求。

本文小结

通过上述分析可以发现，若熟知基本设计规则，在系统中应用高频率互连(例如串行RapidIO)时可避免任何与信号完整性差相关的传统问题，例如噪音、瞬间效应、串扰或抖动等等。

作者：

Devashish Paul

串行RapidIO交换产品经理

Tundra Semiconductor Corporation

devashish.paul@tundra.com