边界扫描测试技术

编辑笔记：最近出现的系统级接口器件，为设计人员把用于制造测试的边界扫描测试板级扩展到系统级提供了灵活条件。

扩展到系统级的基础结构是提供单点接入到多扫描链，以支持隔离的诊断能力。这可以用于CPLD和FPGA系统内配置的最佳化，以及编程闪存时存储器读/写周期的最佳化。

它也支持板到板内连测试(用于背投内连失效诊断)到端口连接器引脚级。另一个优点是在产品装运前提供系统测试，这包括固件检验和简化固件更新。

扩展边界扫描到系统级提供执行嵌入式测试结构(即器件级BIST)的基础结构，这可在EPGA、ASIC和SoC中实现。

另外，它提供单点接入能力来支持环境重点测试和精确的引脚级诊断。

　　拓扑结构

选择边界扫描系统结构对于路由TAP测试接入端口是重要的，并将确定选择哪些系统级器件。有三种主要的TAP路由方式：ring(环状)star(星状)multi-drop(多分接)

当然，多分接方式是最广泛用于可靠系统控制的。在这种方式中，5个主要的IEEE1149.1测试接入信号(TCK，TMS，TDI，TDD，TEST)并联连接到系统配置的所有背板槽中。

多分接配置中的每个槽都有一个专门的地址，槽地址多达64/128个专门地址，通常，这些地址在背板中用硬线连接(见图1)

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通过总体扫描链的TDI信号线，广播每个板的专门背板地址来接入系统中的每块板。对应于广播地址的置于槽中的板，将唤醒并允许接入到本地扫描链，这如同用系统器件接入协议进行选择哪样。

　　支持器件

对边界扫描系统级测试能力的需求增加，促进开发各种支持器件，如3和4端口网关，扫描通路线路和多扫描端口。

根据设计结构要求，可得到封装类型、大小和工作电压不同的器件。一些供应商也提供象IP那样的器件功能，可用CPLD、FPGA或ASIC器件嵌入IP。

这些器件的重要功能是提供从主边界扫描总线到特定本地扫描链(LSL)的接入，这如同系统级器件协议选择那样。扫描链不是单独选择就是任意组合中的菊花链，这为测试分配提供了灵活性(见图2)。

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这对于支持闪存器件系统内编程而分配板设计是有用的。在这些环境下，在板上围绕边界扫描移位的向量数应该保持绝对最少，以使闪存编程周期时间最佳。

　　闪存编程

理想情况，对于闪存而言，具有对闪存地址、数据和控制信号网直接接入的边界扫描器件可放置在单个LSC上。此LSC只在闪存编程相被选择。换句 话说，为执行板级内连测试选择所有LSC或为执行功能逻辑组测试可选择专门的LSC。在此，假设用外部边界扫描控制器驱动测试图形或向量，通过总体扫描链 基础结构到各个板。

一些嵌入式控制结构通常在IEE1149.1系统测试配置中实现，在嵌入式边界扫描控制器件的控制下，这种结构将允许测试向量的时序，测试向量一般存储在闪存中。

嵌入式控制器可按排在单系统主机板上或安排在系统环境中的多板上，它支持嵌入向量输送方法。这最普通的是系统总线主机结构。

　　系统测试总线主机

在此，背板中的一个模件是系统主机，而其他模件变成从机(见图3)。用于测试从模件或多板中执行测试的边界扫描向量安排在系统主机板上的闪存中。

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在位于系统主机板上的嵌入式扫描控制器件的控制下，这些向量通过总体扫描链发送。这种系统级基础结构可用于执行从静态结构测试到嵌入式以BIST速度的测试。这也可以在现场更新可编程逻辑器件中的系统操作固件和配置码的修改版本。

用商用软件工具，在实践中实现所设计的理论性测试方法是可能的。这要考虑不同系统级结构的支持以及系统接口器件和测试配置的各种组合。

　　外部控制

图4给出在采用外部控制器时测试向量开发的数据流程，外部控制器包括配备PCI边界扫描控制卡的PC。一旦进行测试的检验，同样的测试向量格式存储在闪存中，在扫描主机的控制下广播到系统的从机板/模件。

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图4示出在嵌入式系统主机测试处理器的控制下NS公司的ScanEASE软件驱动器如何用于控制向量传递。嵌入式向量来自同一ATPG(自动测试程序产生器)输出，这原来是为外部边界扫描测试开发的。其他测试总线控制器厂家(如Firecron公司)也提供类似的驱动器。

这种系统级嵌入式IEEE1149.1测试方法可提供全面的系统自测试。它为所有测试时序提供合格/失效状态。然而，所面对的是诊断出有故障的线路可替代单元，将返回到中心维修实验室进行引脚级诊断，采用的是边界扫描工具厂家的诊断软件。

用户的要求驱动IEEE1149.1边界扫描迅速开发成系统级测试和可编程器件现场重新配置的事实上的标准。此标准应用已替代专用IEEE1149.1维护和测试管理总线的需求。

嵌入测试总线控制器的开发，进一步增强采用边界扫描做为 大规模系统的有效BIST方法，而实际上是用在像3G蜂窝基础结构状置的应用中。