- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
一款微波双极晶体管的设计和实
录入：edatop.com 点击：
米保良，吴国增
（聊城大学东昌学院，山东聊城252000）
0 引言
全固态电子设备的体积、重量、性能、价格和可靠性很大程度上取决于双极功率器件及放大器性能。GaAs 和SiGe 同Si 相比具有很多优点，尤其是有较大的频率范围，但Si 双极器件在较小频率范围仍占有优势，其优点如优越的工作速度、优越的驱动能力和跨导、优越的阈值电压可控性、优越的噪声性能，在功耗不受限制的集成电路中，双极电路的速度最快。
缩小器件尺寸仍然是提高双极器件性能的必然途径。本文采取先进的双层多晶硅自对准工艺缩小晶体管的尺寸来提高双极晶体管的速度。采用沟阻隔离、特征尺寸为1μm的工艺使晶体管的fT 达到10 GHz。
1 器件工艺设计
在传统设计的基础上采用双层多晶硅自对准工艺，主要工艺步骤：（1 次光刻）→NBLAs 注入埋层→ （2次光刻）→CSX沟阻B 注入→减压外延→ （3次光刻）→LOCOS 隔离→ （4次光刻）NSink 穿透注入→一次多晶硅淀积→LTO1／增密→大面积B 注入掺杂→淀积Si3N4→ （5 次光刻） （刻蚀基极外的一次多晶硅→光刻E 孔）→牺牲层氧化→ （6 次光刻）基区BF2注入→LTO2→各向异性刻蚀→淀积二次多晶硅→薄氧化→发射极As 注入→ （7次光刻）二次多晶硅→（8次光刻）基极引线孔→RTA→PtSi 合金→ （9 次光刻）金属膜电阻→金属布线（10 次光刻）→钝化（11次光刻）。器件工艺实现的流程如图1。
（聊城大学东昌学院，山东聊城252000）
0 引言
全固态电子设备的体积、重量、性能、价格和可靠性很大程度上取决于双极功率器件及放大器性能。GaAs 和SiGe 同Si 相比具有很多优点，尤其是有较大的频率范围，但Si 双极器件在较小频率范围仍占有优势，其优点如优越的工作速度、优越的驱动能力和跨导、优越的阈值电压可控性、优越的噪声性能，在功耗不受限制的集成电路中，双极电路的速度最快。
缩小器件尺寸仍然是提高双极器件性能的必然途径。本文采取先进的双层多晶硅自对准工艺缩小晶体管的尺寸来提高双极晶体管的速度。采用沟阻隔离、特征尺寸为1μm的工艺使晶体管的fT 达到10 GHz。
1 器件工艺设计
在传统设计的基础上采用双层多晶硅自对准工艺，主要工艺步骤：（1 次光刻）→NBLAs 注入埋层→ （2次光刻）→CSX沟阻B 注入→减压外延→ （3次光刻）→LOCOS 隔离→ （4次光刻）NSink 穿透注入→一次多晶硅淀积→LTO1／增密→大面积B 注入掺杂→淀积Si3N4→ （5 次光刻） （刻蚀基极外的一次多晶硅→光刻E 孔）→牺牲层氧化→ （6 次光刻）基区BF2注入→LTO2→各向异性刻蚀→淀积二次多晶硅→薄氧化→发射极As 注入→ （7次光刻）二次多晶硅→（8次光刻）基极引线孔→RTA→PtSi 合金→ （9 次光刻）金属膜电阻→金属布线（10 次光刻）→钝化（11次光刻）。器件工艺实现的流程如图1。
1.1 LOCOS 形成
外延后做外延氧化前的清洗，之后外延生长一层35 ～ 45 nm 氧化薄膜。然后淀积Si3N4，厚度为58 ～ 72 nm。选择SiO2 与Si3N4 接触，而不是Si3N4 与单晶硅直接接触，主要是减小Si3N4 和单晶硅之间的应力，以免造成单晶硅的表面损伤。通过光刻胶显影出腐蚀区域，对Si3N4 层进行选择腐蚀，形成LOCOS 的窗口。利用Si3N4 作掩膜，用高压氧化法来形成一定厚度的氧化物。由于高压氧化需要很长时间，在高压氧化前干法刻蚀掉0.5μm厚度的Si，可缩短高压氧化时间，刻蚀Si 前要腐蚀掉窗口部分氧化物。氧化形成后，以此来确定基区窗口和集电极接触区。LOCOS 主要的作用是将集电极和基区隔开，也有与其他元器件隔离的作用。在此氧化物上形成基区开空，可大大减小有源区面积。LOCOS 厚度约为1μm。
1.2 基区形成
NSINK 形成后进行第一层多晶硅淀积，厚度为280 ～ 320 nm，然后进行LPCVD SiO2，厚度为160 ～180 nm，再增密SiO2 薄膜以保证薄膜的均匀性。第一层多晶硅的大面积离子注入，该层是外基区扩散源，也是外基区引线，在其上作基极开空，注入离子能量为80 kEV，剂量为9.0 × 1015，对于外基区注入，首先要形成良好的欧姆接触，结不能太深，否则将增大BＣ 电容，此外还要求结特性良好，反向漏电小。注入后低压淀积Si3N4 厚度为58 ～72 nm。腐蚀掺杂多晶硅要选择掺杂多晶硅和外延Si腐蚀比高的来刻蚀多晶硅，采用光刻工艺。牺牲层氧化以减小基区注入损伤，并形成浅结。内基区和侧墙的形成是双层多晶硅自对准工艺形成的关键。为形成较均匀的侧墙，腐蚀内基区窗口时，要尽量使其窗口陡直。通过腐蚀形成基区，基区注入BF2能量为80 kEV，剂量为6.0 × 1013。注入后快速退火，温度为1 050 ℃，时间为20 ｓ （备注：本步退火是和发射区退火同时完成）。
1.3 侧墙形成
在已开发的单层多晶硅发射极集成电路制作过程中，EB 结之间的隔离采用SiO2 介质，在侧墙形成过程中采用RIE 和湿法腐蚀相结合的工艺方法，湿法腐蚀不易控制，因此这种工艺人为控制较大。为弥补这一不足，提高击穿电压，可以采用复合侧墙的方法。本文结构采用单层SiO2 作侧墙隔离，基区形成后，淀积SiO2 厚度为270 ～ 330 nm。为了得到合适的侧墙，采用干法各向异性腐蚀SiO2，保留侧壁的SiO2。
1.4 发射极形成
侧墙形成后，淀积第二层多晶硅。通过光刻胶作掩膜，离子注入形成发射极和集电极的多晶硅接触。发射极注入As 能量为100 kEV，剂量为2.60 × 1016。注入后快速退火，温度为1 050 ℃，时间为20 ｓ。
2 器件模拟参数分析
2.1 Gummel 曲线
由图2 Gummel 曲线可以看出，VCE取2.5 V 时，EB 结的开启电压小于0.4 V，开启后，到0.85 V 时，晶体管的集电极电流IC 和基极电流ＩB 呈现对VB 理想的指数关系，从图中可以看出电流增益稳定。
2.2 β-IC 曲线
通过（图3）模拟β-IC 曲线可以看出，VCE取2.5 V 时，随着IC 的增大，晶体管β也增大。当β值达到了峰值后，β随IC 的增大而减小。最大β达到了160 以上，基本上满足了器件设计要求。
2．3 发射极下电子和空穴浓度模拟
通过npn 晶体管发射极下电子和空穴浓度模拟曲线（图4）能看出，基区的宽度大约有90 nm，可以提高电流增益和晶体管的速度。减少基区宽度可以提高器件的工作速度，这就需要提高基区的掺杂浓度以防止基区穿通，但高掺杂的基区会导致电流增益下降，在设计高性能器件时要根据具体的器件要求进行优化。从图中可以估算出形成的浅发射结的深度大约在100 nm 附近。
2．4 CE 击穿特性模拟
通过逐步加压的方法来测试npn 晶体管的CE 击穿特性，当电压高于6.8 V时，集电极电流突然跳变，这表明CE 击穿电压为6.8 V。通过计算，ＣB 结的击穿电压为20.4 V。CE 结击穿电压模拟如图5。
2.5 ＣB 击穿特性模拟
由图6 可知，当ＣB 结的电压高于21 V 时电流急剧增大，这表明ＣB 结的击穿电压为21 V。这与图4 模拟出CE 击穿电压最后计算的ＣB 结的击穿电压为20.4 V 基本上相吻合，这充分证明了管子的合理性。在设计管子时可以通过这个方法来分析管子的成败。
2.6 fT 的模拟
从图7 模拟结果看出，特征频率达到10 GHz，接近10 GHz 以上，基本上与预计相差无几，可以开始进行器件的流片，通过实际的器件来验证设计流程的优劣程度。
3 器件流片测试分析
3．1 Gummel 曲线图
由图8 可以看出，VEB在0.45 ～ 0.9 V 变化时，晶体管的集电极电流IC 和基极电流ＩB 呈现对VB理想的指数关系，和图2 相差不大。造成差异的原因是，由于实际的管子在VEB为0.45 V 之前是由于表面电流符合，当高于0.9 V 时由于大电流注入效应引起的电流增益下降。
3．2 输出特性曲线
由图9 可知，当VCE ＞ 4.04 V 时，受到基区宽度调制效应影响较大，通过测试图估算出厄雷电压约为31 V。从图中可以看出电流增益为160 ～ 200，说明最后得到器件的电流增益满足设计要求。
3.3 fT-IC 特性曲线
通过测试晶体管特征频率特性（图10）可以看出其特征频率达到9.5 GHz，和模拟的结果相差0.5 GHz，说明管子的速度和模拟的结果相比下降了。综合测试晶体管的电学参数如表1。
从表1 可看出，晶体管的测试参数如直流增益、CE 击穿等，与软件模拟中的参数比较近似，这样可以根据模拟结果对高速晶体管的工艺进行优化，大大缩短工艺及器件开发周期。通过测试结果也得出，设计的高性能晶体管基本满足预想的目标，但仍有差距，模拟特征频率为10 GHz，但测试结果为9.5 GHz，相差0.5 GHz，这是因为用的沟阻隔离寄生效应比较大，以后要发展深沟隔离，进一步提高管子的速度，同时也可以提高集成度。
4 结语
本文对工艺流程进行了设计，并介绍了主要步骤。器件流程设计完毕，根据合适的工艺条件编写工艺模拟程序，进行器件模拟。通过模拟结果分析设计中的问题，从而反馈优化工艺流程和工艺条件，用预期的模拟结果进行流片测试分析，最后得到稳定的工艺设计。
本文摘自《半导体技术》
