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内建式抖动测量技术（上）
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随着人们对于通讯网路以及档案传输的需求与日俱增，高效能通讯系统俨然已成为现今最为重要的发展议题。但因通讯传输速率大幅提升，时脉抖动（jitter）对于系统将会造成严重的影响，所以不管任何相关产品皆必需通过抖动量验证后才可进入量产。有鉴于此，在本文中将提出一内建抖动测试架构，也就是采用抖动放大原理搭配脉波吞噬（Pulse Remove；PR）之技术，实现出更准确及更有效率的内建抖动测试电路，以减少外部仪器之需求进而大幅降低生产测试成本。
前言
时序抖动（timing jitter）为系统设计中普遍存在的问题。但是因为早期系统使用需求量不高，所以皆透过较低的讯号传输速度减少设计负担，也因此抖动相较于整个周期时间所占的比例非常微小。随着积体电路日新月异，人们普及使用电脑并增加通讯频宽需求，在各种通讯协定上都大幅增加其操作速度。在相同条件下时序抖动已在讯号间占有相当大的百分比。因此与时脉相关的系统都会针对抖动做进一步的规范。
目前抖动量萃取的方式皆藉由仪器外部量测所得，但当系统操作速率增加后于量测上会遇到以下两个问题：测试成本（cost）与测试准确度（accuracy）。从测试成本观点来看，若要量测GHz以上讯号，示波器为得到准确量测数值其取样率必须非常高速，动辄数十GS/s。因此软硬体实现变得非常困难，测试机台成本也就大幅提升。此外，采用外部仪器测试晶片内部讯号，也会产生量测可靠度的问题。例如测试环境对于待测讯号的干扰、I/O介面频宽之限制、晶片内部输出缓冲器（output buffer）的杂讯…等等，这些皆会造成量测数值准确度下降。
为解决相关测试问题，目前备受瞩目的方法就是加入可测试性设计（Design for Testability；DfT）。可测试性设计的观念是在设计流程中加入量测的考量，或是藉由一些额外辅助运算方式来降低对自动测试设备性能的要求、及大幅降低生产测试所需之成本与时间。然而此测试方式虽可减少测试成本和时间，但最被市场所诟病的是其准确性。这是因为额外电路将会注入杂讯于待测电路中，且也无法确保此电路设计是否完善；此外利用额外的运算方式必须先确保待测数值或是待测环境设定无误，否则就算大幅缩短测试时间也是徒劳无功。
本文将提出一可内建于晶片中量测时脉抖动量之测试想法与架构。其采用单撷取（single-shot）量测方式搭配时间放大的技巧将讯号抖动量等倍率增加，来减轻时间数位转换电路（Time-to-Digital Converter；TDC）在制程上的限制、进而提升测试解析度（resolution）。此外搭配使用脉波吞噬之电路技术，使得架构具有极佳线性度。相较与传统内建抖动量测电路（[1]~[5]），其具备宽频操作以及低抖动量测试之特性，并有较小的超额面积率（area overhead）。
Background
发展至今，内建时脉抖动测试技术有几种较为普遍的测试架构，有些已应用于业界产品测试中，先针对这些传统架构做进一步介绍。
Delay Chain [1]
《图一 使用delay chain之抖动量测法》
此测试架构为Logic Vision于1999年提出，是利用可调整延迟线（Adjustable Delay Line；ADL）、正反器与计数器搭配统计原理来测试抖动量。正反器就好比是一个相位检测器，若调整延迟量使得B领前A，此时0出现的机率将占多数；反之当B落后于A，则1出现的机率将占多数。亦即藉由调整不同延迟量来得到不同机率分布，再搭配上累积分布函数的运算（Cumulative Distribution Function；CDF）将抖动量运算出来。
优点：
●架构简单且容易实现。
缺点：
●延迟线会有频率的限制，此将影响操作范围。
●需调整延迟时间来得到1、0分布进而得知抖动量，因此将需冗长的测试时间。
Two Ring Oscillators [2]
《图二 使用two ring oscillators之抖动量测法》
此测试架构则为Credence于1999年所提出，是使用两组已知但不同操作频率的内建振荡器，利用待测时脉讯号的第n个与第n+1个周期分别去触发振荡器使其开始振荡。当两者不同周期时脉之相位吻合后，再利用相位吻合所需的周期数搭配振荡周期即可反推时脉抖动量。 [p]
优点：
●采用触发振荡的方式，讯号不会因为经过delay chain后duty cycle而受到影响，相较于前面的作法具有较广的量测范围。
缺点：
●抖动量是经多个周期比较后所得，因此测试时间将是最大的考量。
●使用两组振荡器之相位比较来得到抖动量，若振荡频率漂移将造成测试误差。
●需额外的统计电路辅助，成本较高。
Vernier Delay Line [3]
《图三 使用vernier delay line之抖动量测法》
游标延迟线（Vernier Delay Line；VDL）为目前最常被采用的抖动测试技术，由Piotr Dudek于2000 JSSC所发表。操作原理是将参考与待测时脉分别送入两个不同延迟量（τup与τdn）的delay chain中，若两者间有抖动量存在，经延迟单元后其会相互逼近。当在n个周期后两讯号同相位或是相位领前、落后的状态改变，即可算出抖动量为nx△τ，当中△τ=τup-τdn。所以藉由此测试技术将可测试低于次逻辑闸（sub-gate）的抖动量。
优点：
●使用延迟时间差的观念来实现，可具有较佳的测试解析度（=△τ）。
缺点：
●制程变异下无法确保每个延迟单元之延迟时间量相等，此将影响测试准确度。
ADC Sampling [4]
《图四 使用ADC sampling之抖动量测法》
因抖动为时间的变化，所以一般测试架构都是从时间观念来得知。但Henery C. Lin于2003 ITC中，利用时间转电压的方式来实现抖动量测试。简单来看这就是一组电荷帮浦，当待测讯号为高电位时电流会对负载充电；而在低电位时就将电压位准重置归零。所以待测讯号脉波宽度越大，所得的电压值也就越高；反之脉波宽度较小电压也就随之降低。接着再利用ADC将电压位准转换成数位码以求得抖动量。
优点：
●于低速时脉测试中具有较高之解析度。
●采用real time的输出，测试时间将可缩短。
缺点：
●测试解析度与测试速度皆取决于ADC之设计。
●于低压操作时易受垂直抖动影响进而导致解析度大幅下降。
Component-Invariant VDL [5]
《图五 使用component-invariant VDL之抖动量测法》
最后一种测试架构为G. W. Roberts于2001 ITC所提出。此种采用非变异量元件之游标延迟线和[03]的做法其实非常相似。其是利用一级的延迟单元然后让讯号回授振荡，如此一来将可确保量测解析度皆为△t。若于n个振荡周期后两个延迟量相位改变或是相同时，则可依[03]的作法计算出抖动量。
优点：
●每级延迟皆为△t，提升量测准确度。
●使用两个延迟量之差来量测抖动量，因此可具有较高解析度。
缺点：
●和[02]架构一样需较长的测试时间。
由以上所提出的五种测试法可看出，以目前的测试技术而言，不外乎是利用signal amplitude sampling以及time domain analysis两种方法来实现。但以前者来说，随着制程进步操作电压降低，此作法将面临ADC设计的瓶颈，所以近年来已较少人采用此作法来实现抖动量测试。后者虽各架构实践方式有所不同，多数是利用时间数位转换（Time-to-Digital Converted）的观念来实现。然而这些架构都有共通的问题，就是操作速率不快以及解析度不高。以目前市面上PC周边产品来说，普遍速度皆属于几百MHz等级，而CPU或是传输介面则会上看至GHz等级。另外抖动量在高速系统中最大值约定义在数十ps，所以若测试系统没有好的解析度和宽范围测试之能力，将无法判别待测讯号之好坏。因此本文将提出一个新的抖动测试想法与架构，针对高速与低抖动时脉作更精确（precision）与更准确（accuracy）之抖动测试。 [p]
Proposed Technique
《图六 传统时间-数位转换过程之示意图》
在介绍我们所提出之测试方法前，先来探讨传统测试的问题。图六为传统时间-数位转换的过程。当一时脉（SUT）发生抖动时，其边缘会离开原本理想的位置，此时普遍的做法会将SUT延迟一个周期时间（SUTd）后去测量En和En+1边缘之抖动程度。而测试方法就是将SUT送入delay chain中当作被取样的资料，而SUTd则作为取样时脉。当SUTd对经过不同延迟量之SUT做取样后即会产生出温度码（thermal code）的数位资料，此输出资料即代表不同时脉抖动量。
举例来说，若目前delay chain为10级25-ps延迟量之延迟单元所组成，此时时脉周期对周期抖动量为10-ps，经取样后会得到1000000000的数位码；而若当抖动量为30-ps，则会产生1100000000。因此抖动量越大，数位码中的1也就会越多。所以目前的技术皆是以此种想法来实现抖动量测试，而不同之处就是会利用许多电路技巧将延迟单元的延迟量缩小以提高测试解析度，如游标延迟线、内插…等。
但从上述说明即可得知，因为解析度和延迟单元之延迟量成反比，所以若不将延迟量设计得非常小，相对地就会产生测试误差量。以前例来说，理想上当抖动量为0.1-ps和24.9-ps时所得到的数位码皆为1000000000，其最大误差量接近一个延迟时间。所以说若在高速低抖动的应用中，此测试误差量将无法说服测试使用者。但假若利用电路上的技术缩短延迟时间减少误差量，其还是会因制程限制有极限值存在，且通常会耗费较大的硬体面积。所以我们反向思考，不以时间-数位转换器为出发点，而是以一简单电路技术先放大周期对周期之抖动量，如此一来即可减少测试电路设计的困难度并提升测试解析度。
《图七 抖动量放大之概念图》
以图七为例，若延迟单元的延迟时间为τd，则代表在无任何辅助电路下其最佳解析度即为τd。但以所提出的观点来看，若此时先将输入抖动量放大A倍送入delay chain中，效果就如同将延迟时间缩短来增加测试解析度，也代表此时整个架构最佳解析度便可等效成”τd/A”。
举例来说，于0.13-um制程中最小闸延迟时间为25-ps，所以采用传统作法大约只能量测到的抖动量为25-ps；但是若在抖动量转换成数位码前先将其放大25倍，则最佳解析度即提升至1-ps（25-ps/25）。除此之外，随着抖动放大倍率A大于τd后，因延迟单元的延迟时间小于1-ps（τd/A<1），所以此时将可针对sub-pico-second等级之抖动量作测试。
因此本抖动测试概念就是藉由放大输入时脉周期对周期之抖动量，进而补足时间-数位转换电路的不足，且更进一步提升测试解析度，以让此测试系统操作于高速低抖动量的系统具有极佳准确度。图八即为运用所提出之抖动放大原理所实现的内建时脉抖动量之测试架构。
《图八 所提出之内建时脉抖动量测试架构》
其包含了脉波吞噬电路（Pulse Remover；PR）、抖动放大电路（Jitter Amplifier；JA）、相位选择电路（Phase Selector；PS）、时间-输位转换电路（Time-to-Digital Converter；TDC）与同步电路（synchronizer）。其中PR和JA之组合是用来将输入抖动量做线性放大；而TDC的功用则可把抖动量化成数位码；另外同步电路会将所有的输出数位码作同步以利后续软体或硬体之分析。但在此输出只看的出周期对周期间之抖动量，并无法判断目前边缘间的关系（即相位）。
因此于TDC前插入一PS[6]，其用于判断目前相位关系并决定ΦA与ΦB进入TDC前谁当作资料而谁当作取样时脉。若ΦA领前ΦB，则D6为Hi、ΦA’=ΦA、Φ’=ΦB、属于正向抖动；反之若ΦB领前ΦA，则D6为Low、ΦA’=ΦB、ΦB’=ΦA、属于反向抖动。利用此位元之结果将可更明确判断抖动之型态。接下来我们就针对各主要电路做进一部的介绍。（待续）
（本文转载自工研院系统晶片科技中心技术期刊第8期。本文作者李瑜和郑乃禛为工研院系统晶片科技中心设计自动化技术组电路设计部副工程师；陈继展为设计流程开发部经理）
参考文献：
[1]S. Sunter et al, “BIST for Phase-Locked Loops in Digital Applications,” IEEE Int. Test Conf., pp. 532-540, Sept. 1999.
[2]http://www.credence.com.
[3]P. Dudek et al, “A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line,” IEEE J. Solid-State Circuits, vol. 35, pp. 240-247, Feb. 2000.
[4]H. Lin et al, “CMOS Built-in Test Architecture for High-Speed Jitter Measurement,” IEEE Int. Test Conf., pp. 67-76. Oct. 2003,
[5]A. H. Chan et al, “A Synthesizable, Fast and High-Resolution Timing Measurement Device Using a Component-Invariant Vernier Delay Line,” IEEE Int. Test Conf., pp. 858-867, Oct. 2001.
[6]Chin-Cheng Tsai et al, “An On-Chip Jitter Measurement Circuit for the PLL,” IEEE Asian Test Symposium Conf., pp. 1-4, 2003.
前言
时序抖动（timing jitter）为系统设计中普遍存在的问题。但是因为早期系统使用需求量不高，所以皆透过较低的讯号传输速度减少设计负担，也因此抖动相较于整个周期时间所占的比例非常微小。随着积体电路日新月异，人们普及使用电脑并增加通讯频宽需求，在各种通讯协定上都大幅增加其操作速度。在相同条件下时序抖动已在讯号间占有相当大的百分比。因此与时脉相关的系统都会针对抖动做进一步的规范。
目前抖动量萃取的方式皆藉由仪器外部量测所得，但当系统操作速率增加后于量测上会遇到以下两个问题：测试成本（cost）与测试准确度（accuracy）。从测试成本观点来看，若要量测GHz以上讯号，示波器为得到准确量测数值其取样率必须非常高速，动辄数十GS/s。因此软硬体实现变得非常困难，测试机台成本也就大幅提升。此外，采用外部仪器测试晶片内部讯号，也会产生量测可靠度的问题。例如测试环境对于待测讯号的干扰、I/O介面频宽之限制、晶片内部输出缓冲器（output buffer）的杂讯…等等，这些皆会造成量测数值准确度下降。
为解决相关测试问题，目前备受瞩目的方法就是加入可测试性设计（Design for Testability；DfT）。可测试性设计的观念是在设计流程中加入量测的考量，或是藉由一些额外辅助运算方式来降低对自动测试设备性能的要求、及大幅降低生产测试所需之成本与时间。然而此测试方式虽可减少测试成本和时间，但最被市场所诟病的是其准确性。这是因为额外电路将会注入杂讯于待测电路中，且也无法确保此电路设计是否完善；此外利用额外的运算方式必须先确保待测数值或是待测环境设定无误，否则就算大幅缩短测试时间也是徒劳无功。
本文将提出一可内建于晶片中量测时脉抖动量之测试想法与架构。其采用单撷取（single-shot）量测方式搭配时间放大的技巧将讯号抖动量等倍率增加，来减轻时间数位转换电路（Time-to-Digital Converter；TDC）在制程上的限制、进而提升测试解析度（resolution）。此外搭配使用脉波吞噬之电路技术，使得架构具有极佳线性度。相较与传统内建抖动量测电路（[1]~[5]），其具备宽频操作以及低抖动量测试之特性，并有较小的超额面积率（area overhead）。
Background
发展至今，内建时脉抖动测试技术有几种较为普遍的测试架构，有些已应用于业界产品测试中，先针对这些传统架构做进一步介绍。
Delay Chain [1]
《图一 使用delay chain之抖动量测法》
此测试架构为Logic Vision于1999年提出，是利用可调整延迟线（Adjustable Delay Line；ADL）、正反器与计数器搭配统计原理来测试抖动量。正反器就好比是一个相位检测器，若调整延迟量使得B领前A，此时0出现的机率将占多数；反之当B落后于A，则1出现的机率将占多数。亦即藉由调整不同延迟量来得到不同机率分布，再搭配上累积分布函数的运算（Cumulative Distribution Function；CDF）将抖动量运算出来。
优点：
●架构简单且容易实现。
缺点：
●延迟线会有频率的限制，此将影响操作范围。
●需调整延迟时间来得到1、0分布进而得知抖动量，因此将需冗长的测试时间。
Two Ring Oscillators [2]
《图二 使用two ring oscillators之抖动量测法》
此测试架构则为Credence于1999年所提出，是使用两组已知但不同操作频率的内建振荡器，利用待测时脉讯号的第n个与第n+1个周期分别去触发振荡器使其开始振荡。当两者不同周期时脉之相位吻合后，再利用相位吻合所需的周期数搭配振荡周期即可反推时脉抖动量。 [p]
优点：
●采用触发振荡的方式，讯号不会因为经过delay chain后duty cycle而受到影响，相较于前面的作法具有较广的量测范围。
缺点：
●抖动量是经多个周期比较后所得，因此测试时间将是最大的考量。
●使用两组振荡器之相位比较来得到抖动量，若振荡频率漂移将造成测试误差。
●需额外的统计电路辅助，成本较高。
Vernier Delay Line [3]
《图三 使用vernier delay line之抖动量测法》
游标延迟线（Vernier Delay Line；VDL）为目前最常被采用的抖动测试技术，由Piotr Dudek于2000 JSSC所发表。操作原理是将参考与待测时脉分别送入两个不同延迟量（τup与τdn）的delay chain中，若两者间有抖动量存在，经延迟单元后其会相互逼近。当在n个周期后两讯号同相位或是相位领前、落后的状态改变，即可算出抖动量为nx△τ，当中△τ=τup-τdn。所以藉由此测试技术将可测试低于次逻辑闸（sub-gate）的抖动量。
优点：
●使用延迟时间差的观念来实现，可具有较佳的测试解析度（=△τ）。
缺点：
●制程变异下无法确保每个延迟单元之延迟时间量相等，此将影响测试准确度。
ADC Sampling [4]
《图四 使用ADC sampling之抖动量测法》
因抖动为时间的变化，所以一般测试架构都是从时间观念来得知。但Henery C. Lin于2003 ITC中，利用时间转电压的方式来实现抖动量测试。简单来看这就是一组电荷帮浦，当待测讯号为高电位时电流会对负载充电；而在低电位时就将电压位准重置归零。所以待测讯号脉波宽度越大，所得的电压值也就越高；反之脉波宽度较小电压也就随之降低。接着再利用ADC将电压位准转换成数位码以求得抖动量。
优点：
●于低速时脉测试中具有较高之解析度。
●采用real time的输出，测试时间将可缩短。
缺点：
●测试解析度与测试速度皆取决于ADC之设计。
●于低压操作时易受垂直抖动影响进而导致解析度大幅下降。
Component-Invariant VDL [5]
《图五 使用component-invariant VDL之抖动量测法》
最后一种测试架构为G. W. Roberts于2001 ITC所提出。此种采用非变异量元件之游标延迟线和[03]的做法其实非常相似。其是利用一级的延迟单元然后让讯号回授振荡，如此一来将可确保量测解析度皆为△t。若于n个振荡周期后两个延迟量相位改变或是相同时，则可依[03]的作法计算出抖动量。
优点：
●每级延迟皆为△t，提升量测准确度。
●使用两个延迟量之差来量测抖动量，因此可具有较高解析度。
缺点：
●和[02]架构一样需较长的测试时间。
由以上所提出的五种测试法可看出，以目前的测试技术而言，不外乎是利用signal amplitude sampling以及time domain analysis两种方法来实现。但以前者来说，随着制程进步操作电压降低，此作法将面临ADC设计的瓶颈，所以近年来已较少人采用此作法来实现抖动量测试。后者虽各架构实践方式有所不同，多数是利用时间数位转换（Time-to-Digital Converted）的观念来实现。然而这些架构都有共通的问题，就是操作速率不快以及解析度不高。以目前市面上PC周边产品来说，普遍速度皆属于几百MHz等级，而CPU或是传输介面则会上看至GHz等级。另外抖动量在高速系统中最大值约定义在数十ps，所以若测试系统没有好的解析度和宽范围测试之能力，将无法判别待测讯号之好坏。因此本文将提出一个新的抖动测试想法与架构，针对高速与低抖动时脉作更精确（precision）与更准确（accuracy）之抖动测试。 [p]
Proposed Technique
《图六 传统时间-数位转换过程之示意图》
在介绍我们所提出之测试方法前，先来探讨传统测试的问题。图六为传统时间-数位转换的过程。当一时脉（SUT）发生抖动时，其边缘会离开原本理想的位置，此时普遍的做法会将SUT延迟一个周期时间（SUTd）后去测量En和En+1边缘之抖动程度。而测试方法就是将SUT送入delay chain中当作被取样的资料，而SUTd则作为取样时脉。当SUTd对经过不同延迟量之SUT做取样后即会产生出温度码（thermal code）的数位资料，此输出资料即代表不同时脉抖动量。
举例来说，若目前delay chain为10级25-ps延迟量之延迟单元所组成，此时时脉周期对周期抖动量为10-ps，经取样后会得到1000000000的数位码；而若当抖动量为30-ps，则会产生1100000000。因此抖动量越大，数位码中的1也就会越多。所以目前的技术皆是以此种想法来实现抖动量测试，而不同之处就是会利用许多电路技巧将延迟单元的延迟量缩小以提高测试解析度，如游标延迟线、内插…等。
但从上述说明即可得知，因为解析度和延迟单元之延迟量成反比，所以若不将延迟量设计得非常小，相对地就会产生测试误差量。以前例来说，理想上当抖动量为0.1-ps和24.9-ps时所得到的数位码皆为1000000000，其最大误差量接近一个延迟时间。所以说若在高速低抖动的应用中，此测试误差量将无法说服测试使用者。但假若利用电路上的技术缩短延迟时间减少误差量，其还是会因制程限制有极限值存在，且通常会耗费较大的硬体面积。所以我们反向思考，不以时间-数位转换器为出发点，而是以一简单电路技术先放大周期对周期之抖动量，如此一来即可减少测试电路设计的困难度并提升测试解析度。
《图七 抖动量放大之概念图》
以图七为例，若延迟单元的延迟时间为τd，则代表在无任何辅助电路下其最佳解析度即为τd。但以所提出的观点来看，若此时先将输入抖动量放大A倍送入delay chain中，效果就如同将延迟时间缩短来增加测试解析度，也代表此时整个架构最佳解析度便可等效成”τd/A”。
举例来说，于0.13-um制程中最小闸延迟时间为25-ps，所以采用传统作法大约只能量测到的抖动量为25-ps；但是若在抖动量转换成数位码前先将其放大25倍，则最佳解析度即提升至1-ps（25-ps/25）。除此之外，随着抖动放大倍率A大于τd后，因延迟单元的延迟时间小于1-ps（τd/A<1），所以此时将可针对sub-pico-second等级之抖动量作测试。
因此本抖动测试概念就是藉由放大输入时脉周期对周期之抖动量，进而补足时间-数位转换电路的不足，且更进一步提升测试解析度，以让此测试系统操作于高速低抖动量的系统具有极佳准确度。图八即为运用所提出之抖动放大原理所实现的内建时脉抖动量之测试架构。
《图八 所提出之内建时脉抖动量测试架构》
其包含了脉波吞噬电路（Pulse Remover；PR）、抖动放大电路（Jitter Amplifier；JA）、相位选择电路（Phase Selector；PS）、时间-输位转换电路（Time-to-Digital Converter；TDC）与同步电路（synchronizer）。其中PR和JA之组合是用来将输入抖动量做线性放大；而TDC的功用则可把抖动量化成数位码；另外同步电路会将所有的输出数位码作同步以利后续软体或硬体之分析。但在此输出只看的出周期对周期间之抖动量，并无法判断目前边缘间的关系（即相位）。
因此于TDC前插入一PS[6]，其用于判断目前相位关系并决定ΦA与ΦB进入TDC前谁当作资料而谁当作取样时脉。若ΦA领前ΦB，则D6为Hi、ΦA’=ΦA、Φ’=ΦB、属于正向抖动；反之若ΦB领前ΦA，则D6为Low、ΦA’=ΦB、ΦB’=ΦA、属于反向抖动。利用此位元之结果将可更明确判断抖动之型态。接下来我们就针对各主要电路做进一部的介绍。（待续）
（本文转载自工研院系统晶片科技中心技术期刊第8期。本文作者李瑜和郑乃禛为工研院系统晶片科技中心设计自动化技术组电路设计部副工程师；陈继展为设计流程开发部经理）
参考文献：
[1]S. Sunter et al, “BIST for Phase-Locked Loops in Digital Applications,” IEEE Int. Test Conf., pp. 532-540, Sept. 1999.
[2]http://www.credence.com.
[3]P. Dudek et al, “A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line,” IEEE J. Solid-State Circuits, vol. 35, pp. 240-247, Feb. 2000.
[4]H. Lin et al, “CMOS Built-in Test Architecture for High-Speed Jitter Measurement,” IEEE Int. Test Conf., pp. 67-76. Oct. 2003,
[5]A. H. Chan et al, “A Synthesizable, Fast and High-Resolution Timing Measurement Device Using a Component-Invariant Vernier Delay Line,” IEEE Int. Test Conf., pp. 858-867, Oct. 2001.
[6]Chin-Cheng Tsai et al, “An On-Chip Jitter Measurement Circuit for the PLL,” IEEE Asian Test Symposium Conf., pp. 1-4, 2003.
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