Launch-off-shift实时测试

　　通过 全面跳变样本 （broadside-transition-pattern）和 launch-off-shift 技术的比较，表明后者可以用于测试 90 nm 无线基带 器件。

　　在对 0.13mm以下工艺器件的制造进行实时（at-speed）测试时，Launch-off-shift（LOS）与全面跳变样本技术都有各自的用途。Broadside-transition-pattern 方法更常用，但我们将两种技术针对无线基带器件进行了测试，结果表明 LOS 更有优势。

　　实时扫描测试用于静态测试无法胜任的应用（参考文献 1）。实时扫描测试的基本步骤是，以低时钟速率装入扫描链，然后加上两个工作频率的时钟脉冲（图 1）。第一个脉冲产生一个跳变，从一个扫描单元启动一个传播。第二个脉冲在被测路径的末端捕捉扫描单元值。

　　如果电路工作正常，则跳变将及时传播到路径的末端，并捕捉到正确的值。否则，如果有一个延迟造成慢速传播，则从触发到捕捉之间的跳变将减缓，并捕捉到错误值，这样就检测到了缺陷。

　　最常用的实时扫描图形是跳变样本（transition pattern，参考文献 2）。设计中每个

门的端子都对可能的缓升（0 至 1）和缓降（1 至 0）缺陷建立了模型。自动测试程序生成（ATPG）工具以这些故障点为目标，用所有触发扫描单元产生一个跳变，并用下游的任何扫描单元捕捉结果。

　　用PLL作精确时钟

　　实时扫描测试的一个重要问题是如何为实时的触发和捕捉脉冲施加精确的时钟。传统的保持（stuck-at）扫描样本是静态的。用于装入扫描链和捕捉结果的保持时钟频率一般在 10 MHz 和 40 MHz 之间。实时扫描测试可以使用类似保持测试中的时钟频率来装入扫描链，但必须以工作频率施加触发和捕捉脉冲。

　　随着所需频率的增加，用一台测试仪为触发和捕捉提供实时时钟越来越吃力。有一种方案是围绕器件内部锁相环（PLL）采用一些基本的编程能力，它提供了一种不错的选择（参考文献 3）。为 实时测试 提供内部 PLL 控制已成为实时扫描测试的一种常用做法（参考文献 4 和 5）。

　　实时跳变图形应用中最常见的技术被称为全面或 launch-from-capture 样本类型（参考文献 6），见图 2。采用这种样本类型时，扫描链被装入，然后将 scan_enable（SE）强制置 0，使扫描链进入工作/捕捉模式。有些时候，不活动的测试样本要额外增加一个循环，以确保 scan_enable 的完全稳定。然后，生成两个脉冲来触发和捕捉该跳变。

　　全面样本在工作模式下触发跳变，因此可能会沿着实际工作路径传播跳变。通常情况下，全面样本的 ATPG 覆盖报告可以比标准的静态保持样本少 10%。

　　Launch-off-shift 样本

　　采用 LOS 样本时（图 3），触发在装入扫描链时的最后跳变期内发生。然后，电路非常快地被置为工作/捕捉模式，从而可以产生一个实时工作时钟。

　　与全面样本相比，用 LOS 的 ATPG 更加简单。它是在最后跳变前的一个跳变期间，对一个跳变将起始值直接装入扫描单元的一次简单的 ATPG 动作，然后在最后跳变时装入跳变值。全面图形需要 ATPG 计算出通过组合逻辑的跳变值，因为它在触发脉冲期间是处于工作模式。另外，LOS样本报告的覆盖通常高于全面样本。

　　LOS 可报告较高的覆盖，并使 ATPG 更加简单，因此与全面样本相比，它有较少的样本和更快的 ATPG 运行时间。那么，为什么全面跳变测试要比 LOS 样本更常用呢？

　　有两个主要原因限制了 LOS 样本的应用。首先，难以在最后跳变和工作时钟脉冲之间使电路从跳变模式改变到工作/捕捉模式。如果采用标准的 scan_enable 结构，则 scan_enable 必须发送一个时钟。此外，由于 scan_enable 要接到所有时序元件上，因此它是一个全局时钟，必须保持在系统时钟频率上。解决这个问题的一个方法是为 scan_enable 在整个器件中增加流水线逻辑（参考文献 7）。

　　流水线 scan_enable 为设计增加了额外的测试逻辑，但它避免了将 scan_enable 作为一个全局时钟的困难工作。如图 4 所示，时钟在本地 scan_enable 中触发了一个变化。

　　采用 LOS 样本的另一个常见问题是，也许会通过功能不正常的路径来测试电路。LOS 样本可以在一次跳变中改变，而在正常的电路工作期间不可能出现这种跳变。

　　还有一个重要问题，即超出全面样本的覆盖中，有多少是来源于非功能逻辑？有可能出现这种情况，在实时测试期间，测试的非功能逻辑会报告虚假故障，从而导致良率损失（参考文献 8）。
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　　考虑虚假路径和多循环路径

　　在设计过程中，很多路径都被确定为虚假或多循环（ multicycle）路径。标准的 Synopsys 设计约束（SDC）文件列出虚假路径和多循环路径，即没有为这些路径进行时序收敛的特殊工作。虚假路径可以有两种。有些虚假路径不可能检测到，正常工作时也不可能出现（但在扫描模式期间是可能的）。其它类型的虚假路径则是预期不能以系统频率工作的路径。多循环路径需要一个以上的工作时钟循环才能传播。

　　在实时扫描测试期间，必须同时考虑虚假路径和多循环路径。扫描可能会直接将扫描单元装载到一种正常工作下不可能的电路状态。因此，可能虚假路径或多循环路径在实时扫描测试期间是活动的。如果实时扫描测试由于这些路径而失败，则可能错误地废弃那些功能正常的器件，从而导致良率损失。

　　为避免这种损失，工程师们经常会在时基 仿真 和程序测试器集成期间对虚假路径和多循环路径进行测试，而且他们一般以手工完成这些工作。

　　所幸的是，ATPG 工具已经增加了自动化能力，现在它们可以直接读取标准的 SDC 文件，并提取出除去时序异常路径信息（参考文献 9）。利用这种自动化功能，如果某个测试沿一个在 ATPG 期间检测到的虚假路径或多循环路径传播信号，则捕捉扫描单元将捕获到一

个未知的 X 值。

　　基带芯片案例研究

　　Metalink 是一家设计无线和有线宽带通信芯片的公司，它需要为符合 WLANPlus 802.11n 草案的无线 LAN 技术（该技术最适合用于网络家庭娱乐环境）开发一种有效的测试策略。该公司的 WLANPlus 系列包括 MtW8171 基带器件和 MtW8151 RF IC。MtW8171 基带芯片采用 90 nm 低功耗工艺制造，并实现了完全的实时扫描测试能力。对这款器件，实时扫描实现的同时采用了 LOS 和全面跳变样本。

　　为了减少覆盖跳变故障所需增加的样本数，我们采用 Mentor Graphics 的嵌入式决定性测试（Embedded Deterministic Test）技术实现了逻辑压缩。从收到芯片直到所有构建的样本均启动并实时运行，该芯片的整个扫描过程只花了两天时间。

　　我们在实验中比较了全面跳变样本和 LOS 覆盖的差异。我们采取定义可用特定时钟顺序的做法，生成了初始样本。

　　表 1 是跳变样本生成的结果。开始时，LOS 样本有 78.57% 的测试覆盖率，与之相比，全面样本为 71.38%。因此，看来 LOS 可以多测出 >7% 的故障。接下来，我们考虑虚假路径与多循环路径，因为预计这些路径在工作时钟速率下无法运行。

　　考虑了虚假路径和多循环路径（MCP）后，LOS 和全面覆盖率分别降低到 72.88% 和 69.55%。因此，初始 LOS 检测报告的错误中有 5.69% 是虚假路径和 MCP。同样，1.83% 的全面检测是源于虚假路径和 MCP。根据这些结果，我们得出结论，LOS 样本的测试覆盖率中，相当大一部分优势来源于虚假路径和 MCP 测试。

　　这些结果表明，当考虑了 LOS 样本实际的虚假路径和多循环路径时，就降低了过度测试的风险。于是，LOS 可以成为实时测试的一种有吸引力的 ATPG 方案。在相近覆盖率下，样本生成时间和样本数量都远远少于全面样本。流水线 scan_enable 与虚假路径和多循环路径的结合，解决了 LOS 样本中最常见的问题。全面样本仍可应用于结束（top-off）覆盖，因为 LOS 样本无法检测出某些缺陷。

　　下一个是什么？

　　制造商们正在继续寻找提高实时扫描测试效率的方法。一种方法称为“timing-aware”（时序感知）ATPG（参考文献 10），目的是降低延迟失真。它试图沿着尽可能缓慢的一条路径（最小弛滞）传播跳变，从而测试出每个缺陷。用这种技术，实时测试样本集更可能检测出小的缺陷，而用普通跳变测试集时则可能漏检。

　　实时扫描测试的另一种新方法是在触发循环前采用一系列实时跳变。这种“BurstMode”（突发模式）ATPG（参考文献 11）有助于使实时时钟脉冲更像工作时的频率脉冲。它减轻了由于触发时实时时钟突发脉冲造成的电压降，并能在正常的跳变测试期间完成捕捉。这两种技术都应考虑对虚假路径与多循环路径的处理，以避免过度测试的风险。

　　与此同时，像流水线 scan_enable 这类技术也使 LOS 更为可行，使用户能够在两种跳变样本类型之间进行权衡，并确定自己的最佳解决方案。全面样本有较少的逻辑插入，以及较少的非功能性路径测试，而 LOS 样本有更快的样本生成和更少的样本。对于那些有兴趣检测所有类型缺陷（包括非功能性缺陷）的公司，LOS 方案可能也有吸引力。所幸的是，ATPG 工具通过设计流程中常用的 SDC 文件来处理虚假路径和多循环路径，从而减轻了对过度测试的担忧。

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参考文献
1. Benayahu, N., et. al., “Scan basics,” sidebar accompanying this article.
2. Saxena, J., et. al., “Scan-Based Transition Fault Testing: Implementation and Low Cost Test Challenges” Proceedings of the International Test Conference 2002, IEEE Computer Society Press.
3. Bailey B., et. al., “Test Methodology for Motorola’s High Performance e500 Core Based on Power -PC Instruction Set Architecture,” Proceedings of the International Test Conference 2002, IEEE Computer Society Press.
4. Boyer, J., and R. Press, “Easily

Implement PLL Clock Switching for At-Speed Test, Chip Design Magazine, February/March 2006. www.chipdesignmag.com/display.php articleId=376issueId=15.
5. Beck, M., et al., “Logic Design for On-Chip Test Clock Generation—Implementation Details and Impact on Delay Test Quality,” Design Automation and Test in Europe 2005. date.eda-online.co.uk/proceedings/papers/2005/year.htm.
6. Haioun, E., et al., “At-Speed Scan Transition and Path Delay Testing Using On-Chip PLL for High Frequency Device and Low Frequency Tester,” Euro DesignCon 2005, www.iec.org/events/2005/euro_designcon.
7. “Use of Registered/Pipelined Scan Enable for At-Speed Testing in FastScan/TestKompress,” Mentor Graphics, April 2006.
8. Rearick, J., “Too Much Delay Fault Coverage Is a Bad Thing.” Proceedings of the International Test Conference 2001, IEEE Computer Society Press.
9. Vorisek, V., et al., “Improved Handling of False and Multicycle Paths in ATPG,” Proceedings of the 24th IEEE VLSI Test Symposium (VTS 06), IEEE Computer Society Press.
10. Linn, X., et al., “Timing-Aware ATPG: A Novel Test Generation Method for High-Quality At-speed Test,” ATS 2006, the Fifteenth Asian Test Symposium, ats06.cs.ehime-u.ac.jp.
11. “ITC: LogicVision debuts ScanBurst, teams with Mentor,” Test Measurement World, October 26, 2006. www.tmworld.com.