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如何调试锁相环频率合成器 ( )

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　　引言

　　---无线电系统会因为各种各样的原因而采用基于锁相环（PLL）技术的频率合成器。PLL的好处包括：

（1）易于集成到IC中。
（2）无线信道间隔中的灵活性。
（3）可获得高性能。
（4）频率合成器外形尺寸较小。

　　---本文向读者介绍PLL应用中颇具价值的注意事项和使用技巧。

　　PLL概述

　　---简单的PLL由频率基准、相位检波器、电荷泵、环路滤波器和压控振荡器（VCO）组成。基于PLL技术的频率合成器将增加两个分频器：一个用于降低基准频率，另一个则用于对VCO进行分频。而且，将相位检波器和电荷泵组合在一个功能块中也很容易，以便进行分析（见图1）。简单的PLL上所增设的这些数字分频器电路实现了工作频率的轻松调节。处理器将简单地把一个新的分频值“写入”到位于PLL中的寄存器中，更新VCO的工作频率，并由此改变无线设备的工作信道。

　　PLL工作原理

　　---PLL是作为闭环控制系统工作，用于比较基准信号与VCO的相位。增设基准和反馈分频器的频率合成器负责比较两个由分频器的设定值调节相位。该相位比较在相位检波器中完成，在大多数系统中，这种相位检波器是一个相位和频率检波器。该相位-频率检波器生成一个误差电压，此误差电压在±2π的相位误差范围内近似为线性，并在误差大于±2π的情况下保持恒定。相位-频率比较器所采用的这种双模式操作可生成针对大频率误差（比如，当PLL在上电期间起动时）的较快的PLL锁定时间，并避免被锁定于谐波之上。

　　---VCO利用调谐电压生成一个频率。VCO可以是模块、IC，也可由分立元件来制成。图2示出了一个位于MAX2361发送器IC内部的、采用有源元件制作的VCO。谐振回路和变容二极管是外置的，使得设计工程师能够对IF（中频）LO（本机振荡器）进行独特的规定，以便对特定的无线电频率方案提供支持。

　　---环路滤波器对由相位-频率检波器的电荷泵所产生的电流脉冲进行积分，以生成施加于VCO的调谐电压。传统的做法是使来自环路滤波器的调谐电压升高（变为更大的正值），以使VCO的相位超前并提高VCO的频率。环路滤波器可以采用诸如电阻器和电容器等无源元件来实现，也可采用一个运算放大器。环路滤波器的时间常数以及VCO、相位检波器和分频器的增益将设定PLL带宽。PLL带宽决定了瞬态响应、基准寄生电平和噪声滤波特性。在PLL带宽之内，频率合成器输出端上的相位噪声主要是相位检波器相位噪声；而在PLL带宽之外，输出相位噪声则主要源自VCO相位噪声。

　　---频率合成器PLL基准输入是一个稳定、无干扰的恒定频率信号。在大多数无线电设备中都采用了某种形式的晶体振荡器，原因是其相位噪声非常低，而且其频率稳定并进行了精确的规定。PLL将对该基准进行分频，以提供一个用于相位-频率检波器的较低频率。这一较低的频率将设定用于检波器的比较率，并通过使反馈分频器设定值以“1”的幅度递增的方法来设立可行的最小频率步进。这变成了合成器的频率分辨率（即频率步长），它应该等于或小于正在设计之中的无线电系统的信道间隔。利用由反馈分频器按比例缩小的VCO的输出，相位检波器和环路滤波器生成了一个调谐电压。基于上述说明，VCO的工作频率为：

　　--- 例如，若基准频率为20MHz，且基准分频器值为2000，则一个88103的反馈分频器设定值将产生一个如下的VCO频率：

　　---(20MHz/2000)×88103=881.03 MHz

　　---由于比较频率为10kHz，因此，使反馈分频器设定值增加1（即变为88104）将产生一个数值为881.04MHz的VCO频率。

　　---该频率合成器将基准频率倍频至UHF波段。采用这种PLL倍频法会引发一个不良的后果，即环路带宽内的相位噪声有所增加。在环路带宽内，PLL噪声层的增幅为20log(N)。在上文所述的场合中，相位噪声将增加20log(88103) = 98.89dB！这就是基准振荡器必须非常干净的原因。环路的动作将使噪声层增加100dB左右，所以，如果想获得满足当今无线电通信需要的足够输出质量，就必须采用高Q值晶体振荡器。

　　使PLL正常运作

　　---VCO部分

　　---因为VCO由PLL频率合成器来生成信号输出，所以PLL的绝大部分性能都是由它决定的。如果VCO未能正确地运作，则许多性能参数都将受到影响。在调试阶段的初期应对VCO进行测试，以确保其提供预定的频率范围、增益和输出电平。如果只是想测试VCO，则需对PLL进行修正，以取消闭环控制。“断开”环路的一种常用方法是使R3开路（见图2），并在C4的两端施加一个实验室电源，这样就使得VCO调谐电压能够在期望的范围内改变。当调谐电压改变时，应在一个频率计数器（或频谱分析仪）上监视VCO的工作频率。记录若干调谐电压设定值条件下的VCO工作频率。

　　---● VCO是否位于正确的频率上？

　　---利用由上述的简单测试所获得的数据，您将可以对VCO能否工作于期望的频率之上做出快速评估。如果VCO产生一个位于183MHz频率之上IF LO（中频本机振荡器），而测试中所记录的最低频率为187MHz，则PLL将无法进行正确的相位锁定。为了对该条件进行校正，应核实VCO振荡回路中的所有谐振元件均具有所需的参数值。例如，若谐振电路电感器L1（见图2）过小，则谐振频率将被提升。

　　---应始终牢记用于描述一个简单的LC谐振电路的谐振频率的方程式：

　　Fres为谐振频率（单位：Hz）。
　　---L为电感值（单位：H）。
　　--- C为电容值（单位：F）。

　　---● 是否安装了正确的元器件？

　　---电抗元件的尺寸非常之小，以致于无法印上可见标签。这就意味着VCO当中的元件的最为容易的测试方法是采用已知数值的元件来进行替换。由于第一块电路板的组装可能是手工完成的，因此很有可能在PCB上焊接了参数值不正确的元件。可根据需要来替换振荡回路中的元件，以使VCO频率接近期望的工作点。

　　---您可以按照表1所述对VCO进行校正，但PLL仍然有可能出现问题。如果VCO的调谐增益与计算环路滤波元件参数值时所采用的数值相差较大，则环路有可能发生振荡。在图3中，应注意的是由原型设计所获得的实验室数据绘制的曲线的斜率。反馈环路稳定性的获得要求环路增益位于特定的范围内。如果VCO处于正确的频率之上但增益误差较大，则环路本身将发生振荡并导致VCO在众多的频率上被调制。在开环条件下使用您的VCO数据，以验证环路增益接近您的设计目标值。如果VCO的调谐增益过高，则变容二极管将被过于紧密地耦合至谐振电路。应确认安装了正确的变容二极管。将变容二极管耦合至振荡回路的电容器（图2中的C2和C3）可能数值过大。反过来，如果VCO调谐增益较低，则或许需要增大C2和C3的数值。

　　---分频器

　　---● 分频器能否在期望的频率上工作？

　　---PLL设计往往会忽视数字分频器的规格。分频器的工作状况一般是良好的，但由于不能始终保持这种良好的工作状态，因此PLL有时无法获得预期的工作性能。所有的分频器都具有针对最大输入频率（FMAX）和最小输入电平的规格。在一个忽视了FMAX规格的设计中，分频器将“丢失脉冲”。闭环随后将检测出VCO的频率过低并使调谐电压进一步走高。分频器将丢失更多的脉冲，而且，环路将试图把VCO提升至一个更高的频率上。环路将进入一个“闭锁”状态，此时，VCO调谐电压被保持在正电源电压上。这里，在工作上容易使人产生误解的问题是反馈分频器不仅必须对VCO的预期输出进行分频，而且还必须对VCO在锁定和解锁条件下有可能产生的最高频率进行正确的分频。为了使环路可靠地运行，在启动或信道变更时所遇到的瞬变条件不得引发反馈极性反转。

　　---● VCO的幅度是否足以驱动分频器？

　　---反馈分频器的运作也有一个最小信号幅度要求。应确保到达分频器的VCO信号电平在VCO的整个频率范围内都远远高于数据表所给出的最小值。当信号电平过低时，分频器通常将丢失脉冲，从而使得PLL无法获得稳定的稳态操作。

　　---● 是否采用了正确的数值对分频器进行编程？

　　---如果分频器控制寄存器被装入了错误的数值，则PLL将不会产生正确的频率。在许多接收机嵌入型PLL（尤其是那些采用正交发生电路的应用）中常见的固定一比二分频器往往会被忽视。最后，由于串行总线上的故障数据传输的缘故，PLL控制寄存器有可能被装入错误数据。设置于串行总线线路之上、用于对噪声和干扰控制提供帮助的RC网络有可能导致不正确的数据传输。需要采用一个示波器来确认总线定时要求得到满足，而且被提供至PLL IC引脚的数据是有效的。

　　---环路滤波器

　　---环路滤波器用于设定PLL的带宽、瞬态响应，并对噪声频谱进行整形。

　　---● 环路滤波器中是否安装了正确的元件？

　　---如果安装了错误的元器件，带宽就有可能过宽，从而导致在PLL输出端上产生基准频率寄生边带。带宽也有可能过窄，造成VCO相位噪声充斥输出频谱且稳定时间过长。如果阻尼因数过低，则环路将发生振荡。极化滤波电容器具有很高的漏电流，因而会导致环路持续地采用大电荷泵脉冲来进行校正。这种持续的校正操作将使得基准频率寄生边带比预想的要大。应安装低漏电电容器（陶瓷、云母、聚合物薄膜电容器）来改善此性能。

　　---● 有源滤波器中的运算放大器是否处于饱和状态？

　　---不带片上电荷泵的PLL将具有用于控制“升压、降压”条件的相位检波器输出。这些PLL常常采用一个有源环路滤波器。在采用有源环路滤波器的场合，运算放大器的输入级有可能在每个来自相位-频率检波器的校正脉冲上发生饱和。由于并未对退出这种饱和状态做出精确的规定或控制，因此，环路动态性能将无法达到设计指标。解决方案是“分离”运算放大器的输入电阻器，并在响应中设置一个极点。这将防止快速脉冲边沿到达运算放大器输入端，从而避免发生脉冲式的饱和现象。必须检查该附加极点对环路稳定性的影响，因为它将减少设计的相位余量。

　　---同样，有些运算放大器输入级也会在上电条件下“改变极性”，从而导致环路因为过量的正反馈而发生饱和。这里，解决方案是选择一个不受上电瞬变条件干扰的运算放大器。

　　---相位-频率检波器和电荷泵

　　---相位-频率检波器和电荷泵通常是与其他PLL电路集成在一起的，因此，如果它们设计得过于严格的话，则几乎没有应付困难情形的余地。所以我们不得不期待着留有一些容错空间。

　　---大多数IC中的相位-频率检波器其操作的某些方式都是由寄存器值来设置的。检波器的极性可在软件控制下进行设定，而且，电荷泵电流的大小可以具有多个用户定义值。

　　---● 相位检波器的极性设定正确吗？

　　---相位检波器控制允许PLL IC在VCO增益为正值或负值的情况下运行，或对一个有源环路滤波器中的信号反相进行补偿。应确认相位检波器的极性是正确的，以使其能够与指定的VCO和环路滤波器一道运作。如果采用以地电位或电源轨为基准的控制电压来使环路闭锁，则执行一个简单的位反转或许就是使PLL运行所需完成的全部工作。

　　---● 电荷泵电流是否为期望值？

　　---电荷泵同样（常常）也是由用户来控制的。这样很方便，因为它允许频率合成器在一个很宽的调谐范围内操作，并可在所关心的频带内对PLL的增益变化进行校正。如此可在低、中以及高VCO频率条件下获得相似的环路动态性能和噪声特性。如果当频率合成器在其频带内进行调谐时电荷泵电流未被改变，则噪声边带和调谐时间均会发生变化。如果在一个工作性能良好的PLL中出现上述任何一种症状，则表明电荷泵电流可能设定得过低、过高，或正在进行与应用不相适合的改变。

　　---印刷电路板

　　---PLL通常需要考虑的最后一个方面便是印刷电路板（PCB）的影响。正如许多RF工程师所熟知的那样，PCB是系统至关重要的一个部分，因此正确的设计准则是必须遵循的。通常，需在滤波器区域采用正确的净化处理工艺清除污染物，改善PLL性能。还须注意：

　　---● VCO调谐线路是否采取了屏蔽措施？

　　---调谐电压非常微小的变化也会使一个高增益VCO产生很大的频率偏移。VCO调谐线路具有高阻抗，而且，噪声会很容易地耦合至线路上并对VCO进行调制。数字信号走线不得布设在VCO调谐线路的附近。经验丰富的工程师将会避免在VCO调谐线路的近旁排布任何信号走线，其目的就是要防止频率合成器的性能受到任何的影响。对于这种噪声耦合，PLL的作用的确略有帮助；环路带宽内的低频噪声可由环路的过量增益来予以校正。

　　---● VCO是否被屏蔽？

　　---VCO的作用相当于一个具有增益的窄带带通滤波器。任何具有靠近VCO谐振点的频率内容的噪声都会很容易地被耦合至VCO并对其进行调制。如果VCO在一个“稳固的”晶体振荡器的某个谐波上进行调谐，则可以预料，当谐波能量被耦合至VCO振荡回路中时就会产生寄生输出。