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维持新一代通讯系统的讯号完整性
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随着高速数据处理、传输、以及储存等应用从高阶计算机与长途同步光纤网络(SONET)，转移至可携式计算机与以太局域网络(LAN)通讯等领域，半导体解决方案须扩增更多的价格竞争力，并满足日趋严苛的效能要求。现今支持高速数据传输(通常速度大于2.5Gbits/s)的集成电路(IC)，包括从支持数据多任务1 系统以及低于200组总输出/输入(I/O)联机(讯号+功率+接地联机)的系统，一直到支持超过2000组I/O联机的高速实体层交换网络装置。在频谱的每一端，基板互联机路的电磁特性都会影响整套产品的效能。当硅组件研发业者追求最低廉、最小的产品体积以及最可靠的封装时，电磁效应的幅度持续扩大及设计就越显重要。
高速讯号传输的半导体组件以往都采用小体积、低I/O数、land grid arrays(LGA)封装以及低损耗的陶瓷基板。业者尽可能缩小线路距离，或是替换为焊锡凸块互连技术，以降低芯片封装的互连电感。陶瓷基板架构允许其它的电路层(5、10、20、甚至更多)配合可能的讯号路由，及参考符合的电路层(plane)。
有机基板可配置10层电路层，但一般都仅包含4至6层。在过去，有机电介质属性以及制程上的控制可能都不足以符合及保留产品讯号完整性的需求，在低于Gbit/s等级的应用领域亦是如此。但发展至今，各种电介质材料与合成(composite)电介质材料开始出现在基板的应用，如图1所示。此外，制程控制亦持续改进，让业者能缩小立体互连结构的空间。但现今更重要的是日趋复杂的技术对芯片/封装协同设计、原型方案建构以及模拟等方面所产生的影响。结合制程公差的缩短、精准的材料属性量测以及更先进的设计技术，让现有IC组件的效能能超越先前世代的组件，因为它们采用更具成本效益的有机封装，并运用各种打线或覆晶技术。
主要的工程挑战
为提升效能、成本以及执行速度等方面的竞争力，Agere Systems投入主流的量产型有机封装的研发。市面上有许多种基板技术能支持高效能的设计。影响成本的主要因素包括全球的出货量、体积、电路层数、线宽以及生产效率。图2显示4种基板技术，它们能支持高时脉、高效能的设计，运用打线或覆晶技术，图中并显示组件尺吋与其它因素和相对价格的关联。基板技术包括：打线型4层BT树脂(BT)基板内含机械钻通的导孔(BT，打线)、4层BT树脂基板，内含雷射穿通的blind/buried型导孔(BT，覆晶)、3-2-3增层式基板，在BT核心上覆有热硬型环氧环脂层，内含雷射穿通的blind/buried型导孔(热硬型环氧树脂，覆晶)、以及全陶瓷10层式基板，内含冲压型导孔(陶瓷，覆晶)。基板的价格随着尺吋的加大而增加，增加的幅度视先前所述的影响因素而定(电路层维持图2所示的数量)。
图2所示的相对价格是根据实际设计而定，并参考各种技术系统的报价。在采用有机基板时，设计方案的成本会降低，但若小心地设计仍可达到相近的效能。产品体积增加的原因通常是大量的I/O联机。当打线接触点密度增加至大约1000以上时，空间数组覆晶在芯片空间的使用上就较有效率。在这个门坎值以下，打线解决方案仍较具有成本效率。每种基板技术在支持高速设计时都有各自须克服的挑战，且有些须在效能与密度上取得最佳的平衡点。成功建置出最佳效能、更可靠、最低成本的设计，须建立大规模的IC/封装协同设计、封装模拟与特性规划、以及产品效能检验等机制。
随着高速讯号传输的速度持续攀升，相关组件的速度、密度以及复杂亦不断提升，IC设计业者亦面临更严苛的挑战，须透过互连与封装技术维持IC讯号的完整性。以下简单介绍透过支持高速数据传输(2.5至10 Gbits/s)的互连与封装技术，解决讯号波型完整性所衍生的重要挑战。我们亦将探讨高速数据传输率与密集配线封装所面对的特殊挑战，以及接地与电压供应相关的问题。
对于高速/高频IC的封装配线而言，所有电磁(EM)现象都会造成设计上的问题，这是因实体尺寸与运作频率以及频宽所造成的电子尺寸(electrical dimensions)有直接关系。传输线效应、高频增生损耗以及电磁干扰(EMI)都是常见的现象。此外，时脉频率以及尖峰讯号的上升时间亦须加以考量，方能确保在所有频带上都能维持讯号的完整性。
以往在小体积、低I/O接脚数量的封装内建置高速讯号，并不需特别进行阻抗匹配，主要因系统有较长的上升时间以及相对地较短的有效讯号信道。这些封装为建置特定的散射参数，会特别量测与微调。随着高速组件朝向更大且密度更高的封装、以及更长的有效讯号信道(传输线架构)发展，阻抗匹配就愈来愈重要。阻抗目标以及IC与封装之间的讯号模式(单端、差动对、共面等)通常在IC封装协同设计阶段就会进行协调设计。达到特定阻抗目标的解决方案有一定的共通性，故针对特定IC/封装互连的设计须根据各种基板变量的最佳化据数进行选择。包括线路层的数量、迭覆拓扑、电介质材料属性与频率的变化量; 以及包括线宽、空间、以及电路层厚度在内的生产变量。
设计过程损耗考量
除了各种传输线效应外，在设计过程中亦需考量高频损耗。在封装设计的复杂环境中，3D立体拓扑的所有因素都会对高速讯号的电荷特性产生影响。如先前所述，初期(特性)阻抗匹配有助于降低每一层中格式线的反射(reflection)。由于任何实体不连续状况都会造成反射(可能是多重反射)，因此整个讯号信道中的不连续状况都须加以控制或减少。包括像接线点、覆晶配线、导孔、电路接点、避孔绕线、多层电路拓朴、以及材料等架构因素所造成的影响，都须加以了解与控制，才能确保组件的效能。封装中组件的传输线/散布效应与上升时间(或频率领域中的频宽)有直接关连。因此组件须根据上升时间妥善地设计与规划特性。
传输损耗是高速IC封装设计的另一项重要课题。传输损耗有两大类：肌肤效应损耗与电介质损耗。肌肤效应与频率的平方根成正比，且会提高导体与对外界的耗散。肌肤效应会影响高频状态的损耗，造成讯号波幅的衰减。频率与电介质之间的相依性，让材料在高频环境下产生电介质漏电，造成基板层材质的损耗。因此，业者的目标是具备低损耗的电介质。透过模拟或量测插入损耗，即可将这些效应予以量化。
随着系统的交换速度持续增加，电磁幅射就成为一项严重的问题且会造成EMI电磁干扰。虽然EMI会随着串音而增加，但EMI与串音的机制却有极大的差异。Gigahertz等级速度的环境所衍生的幅射，会让电路之间、芯片与单系统之间、或是系统之间因讯号线与电源/接地面/电路产生噪声，造成效能降低。像封装这类的复杂架构，我们很难预测其幅射量，故须事先进行详细的设计。
为支持愈来愈多的高速讯号(约200组差动配对)以及总IO数量(约2000)，促使IC与封装朝向更紧密的线距(通常是交错式接点的两至三倍)、更长的线路或更细的凸块间距发展，以配合外围与核心讯号。先前我们曾讨论运用体积较大的封装以及加长电路长度所造成的影响。对于打线封装而言，缩小线距会让耦合或串音现象更为严重，而较长的电路会大幅增加讯号信道的电感。这些现象与研发高速讯号的设计法则相冲突。运用覆晶封装能解决部份问题，但亦会衍生出不同的考量因素。运用焊接凸块在降低电感的能力虽优于打线，但讯号在高密度的复杂线路上传出基板上的芯片时，却可能再次产生电感、反射损耗、以及垂直耦合。欲避开壅塞的凸块区域，讯号可利用一系列的狭窄线路穿过外部凸块再绕出芯片。这些狭窄的线路在搭配凸块、pad以及导孔后，可能对封装焊线造成类似的寄生电感。
替代方案探讨
另一种替代方法是将部份讯号透过导孔直接导致相对应的基板配线层。这种作法需要一系列的堆栈导孔，且在堆栈中的每个导孔有可能产生许多讯号不连续(与反射)。导孔的pitch远大于凸块pitch，但导孔本身的体积就较大，且增加导孔的密度可能衍生出垂直或导孔耦合，这些因素须纳入考量。增加导孔密度亦会造成电源层与接地层的间隙孔(clearance hole)数量增加。阻抗与寄生效应的改变，以及对讯号绕过通孔的影响亦须纳入考量。当这些配线限制因素套用在大量的高速讯号后，最后的结果就是全面降低封装内电路的密度。
由于封装密度随着IC尺吋持续缩小、更多的噪声隔离、以及同时有更多的I/O交换，使得封装的功率配置逐渐和芯片的功率配置一样重要。电源/接地的配置须妥善设计与最佳化，以控制流阻落差(IR drop)与触地反射(ground bounce)。不同电源须小心设计分割配置，以便让芯片到机板以及芯片到封装面的所有重要电源/接地电路的阻抗与电感都能达到最佳化状态。为了检验设计内容，使得静态与动态IR落差的分析、以及针对因电源/接地配置所造成的暂时电感进行同步切换噪声(SSN)的分析，这些都逐渐成为IC封装设计的必要步骤。去耦合电容被应用在愈来愈多的组件，用来改进电源/接地讯号的完整性，配合仿真与属性规划的需求。
新技术与解决方案
IC/封装协同设计
在过去12个月，IC/封装协同设计的观念逐渐在半导体厂商之间推广。随着密度、复杂度以及运作频率或产品的数据传输率持续增长，更多的限制亦开始套用至IC与封装上，相对地亦让业者能轻易在各种因素之间进行取舍，并进行最佳化设计。各种IC与封装设计技术持续演进，IC与封装设计流程须加以合并，在任何项目设计时程表中，规划协同设计的检查点(milestone)，并定期进行检视。冻结晶粒pad/凸块配置以及基板焊球是重要的检查点，让厂商能调整现有基板采购间隔配合各种先进设计，并避免对产品的供应时程产生负面影响。
在协同设计阶段中，最终IC与产品的需求被转换成互连与封装效能的目标。各种IC的总线运用不同的驱动器尺吋、速度与电压支持的需求，故电路组件定位与接合点/凸块位置在决定时必须考量封装的设计。基板技术、电路层堆栈、关键讯号的线路配置、差动讯号对的处理以及电源面的切分，都须在设计初期进行协调，让IC与封装的设计能同时进行。真正的协同设计模式不仅只是一套结合的流程或方式；它更代表一种文化，在各种因素之间取得平衡点，让最终封装产品的成本与效能达到最佳化的目标。
模拟与量测
在IC/封装协同设计阶段，部分电子封装设计参数，例如像特性阻抗、时间延迟以及电源层电感，都须在产品设计初期就加以考量。其它重要的讯号完整性虽无法精准地量测，但在完成第一次检验设计、3D线路配置以及关键或高速讯号已在部份封装区域中完成时，就能检验出讯号的完整性。这些参数可分为两类：频率领域与时间领域。在频率领域中包括回复损耗、插入损耗、以及讯号的串音，通常以散射参数、IR落差以及电源与接地层量出的电感作为代表。
在时间领域中，包括回铃、信号的过高或过低、延迟、串音、传导时间、传导时间扭曲、讯号抖动、位错误率(BER)、讯号的符元间干扰(ISI)以及因同步讯号切换时的电源分配所造成的SSN。封装设计的频率与时间领域效应都须妥善规划，方能确保机板上IC讯号的完整性。
为妥善规划封装线路的效能，Agere Systems运用一套特性规划流程，内部整合两种模式：电磁(EM)模拟与封装量测。这套技术针对每个模拟步骤图3设计一套对等的量测步骤，在任何特性规划阶段都能针对频率或时间领域进行比较与修正。在模拟方法上，广泛运用各种商业化工具撷取出各种复杂封装架构的寄性参数。在不同的应用中，将准静态或全波解决方案套用在整个封装、特定区域、或针对关键的电路。此外，从EM解决方案撷取出对等电路，供后续的电路仿真使用，尤其是时间领域的分析。
在量测技术方面，通常运用各种测试治具进行量测。业者须小心运用各种去嵌入技术，撷取出测试治具的各种效应。
向量网络分析可以用来量测测试的组件以及测试治具的散射参数，并从最初的测试结果中撷取出实验电路模型。时间领域的反射计可用来作为替代方案。模拟与量测的结果可针对可用封装的需求或产业规格进行比对。当这套技术中的所有方案都进行校正与修正之后，就能以最少的风险、成本、以及设计时间，利用任何方案的组合仿真产品的效能。
产品效能检验
在IC/封装协同设计的过程中，IC与产品需求被转换成封装的设计目标。高阶产品的各种因素取得最佳的平衡(例如高速效能与讯号密度)，并确定产品架构、接线点/凸块位置以及凸块配置图。在封装模拟与特性规划阶段，会评估封装的效能与各项产品目标，并在系统层级仿真中改进各种寄生效应。IC与封装设计以及特性规划流程最后透过产品与系统层级的效能检验，作为最终评测成功的指标。最终组件产品(或封装测试芯片)的仿真与测试，能为最终顾客提供效能的展示，亦为协同设计以及特性规划流程提供回馈。如图4与图5中的眼图。图4显示模拟一组高速(3.125 Gbits Serdes)讯号从IC传送至封装与40公分的背板。图5显示IC、封装、以及测试机板的相关量测数据。在比对这些数据后，显示各数据间有极高的关连性(眼图在320mV处开口，量测到的幅度为326mV)。
将IC与封装模拟及特性规划结合成一套组件或系统仿真流程，对于最终产品的成功与否扮演关键的因素。除了让顾客能在其系统软件中精准地仿真一或更多套产品外，它亦能封闭端至端设计流程的回路。当产品仿真流程被建立并检验后(尤其是产品含有多组高速讯号)，就可以决定不同IC与封装模式的效果、设计方法、以及各种因素的平衡点。各种最初效能目标(阻抗匹配、回复/插入损耗、噪声、以及时序预算)都可检验其可行性，以便持续改进端至端的协同设计以及开发成本最低、效能最佳的产品。
(本文由Agere公司提供)
高速讯号传输的半导体组件以往都采用小体积、低I/O数、land grid arrays(LGA)封装以及低损耗的陶瓷基板。业者尽可能缩小线路距离，或是替换为焊锡凸块互连技术，以降低芯片封装的互连电感。陶瓷基板架构允许其它的电路层(5、10、20、甚至更多)配合可能的讯号路由，及参考符合的电路层(plane)。
有机基板可配置10层电路层，但一般都仅包含4至6层。在过去，有机电介质属性以及制程上的控制可能都不足以符合及保留产品讯号完整性的需求，在低于Gbit/s等级的应用领域亦是如此。但发展至今，各种电介质材料与合成(composite)电介质材料开始出现在基板的应用，如图1所示。此外，制程控制亦持续改进，让业者能缩小立体互连结构的空间。但现今更重要的是日趋复杂的技术对芯片/封装协同设计、原型方案建构以及模拟等方面所产生的影响。结合制程公差的缩短、精准的材料属性量测以及更先进的设计技术，让现有IC组件的效能能超越先前世代的组件，因为它们采用更具成本效益的有机封装，并运用各种打线或覆晶技术。
主要的工程挑战
为提升效能、成本以及执行速度等方面的竞争力，Agere Systems投入主流的量产型有机封装的研发。市面上有许多种基板技术能支持高效能的设计。影响成本的主要因素包括全球的出货量、体积、电路层数、线宽以及生产效率。图2显示4种基板技术，它们能支持高时脉、高效能的设计，运用打线或覆晶技术，图中并显示组件尺吋与其它因素和相对价格的关联。基板技术包括：打线型4层BT树脂(BT)基板内含机械钻通的导孔(BT，打线)、4层BT树脂基板，内含雷射穿通的blind/buried型导孔(BT，覆晶)、3-2-3增层式基板，在BT核心上覆有热硬型环氧环脂层，内含雷射穿通的blind/buried型导孔(热硬型环氧树脂，覆晶)、以及全陶瓷10层式基板，内含冲压型导孔(陶瓷，覆晶)。基板的价格随着尺吋的加大而增加，增加的幅度视先前所述的影响因素而定(电路层维持图2所示的数量)。
图2所示的相对价格是根据实际设计而定，并参考各种技术系统的报价。在采用有机基板时，设计方案的成本会降低，但若小心地设计仍可达到相近的效能。产品体积增加的原因通常是大量的I/O联机。当打线接触点密度增加至大约1000以上时，空间数组覆晶在芯片空间的使用上就较有效率。在这个门坎值以下，打线解决方案仍较具有成本效率。每种基板技术在支持高速设计时都有各自须克服的挑战，且有些须在效能与密度上取得最佳的平衡点。成功建置出最佳效能、更可靠、最低成本的设计，须建立大规模的IC/封装协同设计、封装模拟与特性规划、以及产品效能检验等机制。
随着高速讯号传输的速度持续攀升，相关组件的速度、密度以及复杂亦不断提升，IC设计业者亦面临更严苛的挑战，须透过互连与封装技术维持IC讯号的完整性。以下简单介绍透过支持高速数据传输(2.5至10 Gbits/s)的互连与封装技术，解决讯号波型完整性所衍生的重要挑战。我们亦将探讨高速数据传输率与密集配线封装所面对的特殊挑战，以及接地与电压供应相关的问题。
对于高速/高频IC的封装配线而言，所有电磁(EM)现象都会造成设计上的问题，这是因实体尺寸与运作频率以及频宽所造成的电子尺寸(electrical dimensions)有直接关系。传输线效应、高频增生损耗以及电磁干扰(EMI)都是常见的现象。此外，时脉频率以及尖峰讯号的上升时间亦须加以考量，方能确保在所有频带上都能维持讯号的完整性。
以往在小体积、低I/O接脚数量的封装内建置高速讯号，并不需特别进行阻抗匹配，主要因系统有较长的上升时间以及相对地较短的有效讯号信道。这些封装为建置特定的散射参数，会特别量测与微调。随着高速组件朝向更大且密度更高的封装、以及更长的有效讯号信道(传输线架构)发展，阻抗匹配就愈来愈重要。阻抗目标以及IC与封装之间的讯号模式(单端、差动对、共面等)通常在IC封装协同设计阶段就会进行协调设计。达到特定阻抗目标的解决方案有一定的共通性，故针对特定IC/封装互连的设计须根据各种基板变量的最佳化据数进行选择。包括线路层的数量、迭覆拓扑、电介质材料属性与频率的变化量; 以及包括线宽、空间、以及电路层厚度在内的生产变量。
设计过程损耗考量
除了各种传输线效应外，在设计过程中亦需考量高频损耗。在封装设计的复杂环境中，3D立体拓扑的所有因素都会对高速讯号的电荷特性产生影响。如先前所述，初期(特性)阻抗匹配有助于降低每一层中格式线的反射(reflection)。由于任何实体不连续状况都会造成反射(可能是多重反射)，因此整个讯号信道中的不连续状况都须加以控制或减少。包括像接线点、覆晶配线、导孔、电路接点、避孔绕线、多层电路拓朴、以及材料等架构因素所造成的影响，都须加以了解与控制，才能确保组件的效能。封装中组件的传输线/散布效应与上升时间(或频率领域中的频宽)有直接关连。因此组件须根据上升时间妥善地设计与规划特性。
传输损耗是高速IC封装设计的另一项重要课题。传输损耗有两大类：肌肤效应损耗与电介质损耗。肌肤效应与频率的平方根成正比，且会提高导体与对外界的耗散。肌肤效应会影响高频状态的损耗，造成讯号波幅的衰减。频率与电介质之间的相依性，让材料在高频环境下产生电介质漏电，造成基板层材质的损耗。因此，业者的目标是具备低损耗的电介质。透过模拟或量测插入损耗，即可将这些效应予以量化。
随着系统的交换速度持续增加，电磁幅射就成为一项严重的问题且会造成EMI电磁干扰。虽然EMI会随着串音而增加，但EMI与串音的机制却有极大的差异。Gigahertz等级速度的环境所衍生的幅射，会让电路之间、芯片与单系统之间、或是系统之间因讯号线与电源/接地面/电路产生噪声，造成效能降低。像封装这类的复杂架构，我们很难预测其幅射量，故须事先进行详细的设计。
为支持愈来愈多的高速讯号(约200组差动配对)以及总IO数量(约2000)，促使IC与封装朝向更紧密的线距(通常是交错式接点的两至三倍)、更长的线路或更细的凸块间距发展，以配合外围与核心讯号。先前我们曾讨论运用体积较大的封装以及加长电路长度所造成的影响。对于打线封装而言，缩小线距会让耦合或串音现象更为严重，而较长的电路会大幅增加讯号信道的电感。这些现象与研发高速讯号的设计法则相冲突。运用覆晶封装能解决部份问题，但亦会衍生出不同的考量因素。运用焊接凸块在降低电感的能力虽优于打线，但讯号在高密度的复杂线路上传出基板上的芯片时，却可能再次产生电感、反射损耗、以及垂直耦合。欲避开壅塞的凸块区域，讯号可利用一系列的狭窄线路穿过外部凸块再绕出芯片。这些狭窄的线路在搭配凸块、pad以及导孔后，可能对封装焊线造成类似的寄生电感。
替代方案探讨
另一种替代方法是将部份讯号透过导孔直接导致相对应的基板配线层。这种作法需要一系列的堆栈导孔，且在堆栈中的每个导孔有可能产生许多讯号不连续(与反射)。导孔的pitch远大于凸块pitch，但导孔本身的体积就较大，且增加导孔的密度可能衍生出垂直或导孔耦合，这些因素须纳入考量。增加导孔密度亦会造成电源层与接地层的间隙孔(clearance hole)数量增加。阻抗与寄生效应的改变，以及对讯号绕过通孔的影响亦须纳入考量。当这些配线限制因素套用在大量的高速讯号后，最后的结果就是全面降低封装内电路的密度。
由于封装密度随着IC尺吋持续缩小、更多的噪声隔离、以及同时有更多的I/O交换，使得封装的功率配置逐渐和芯片的功率配置一样重要。电源/接地的配置须妥善设计与最佳化，以控制流阻落差(IR drop)与触地反射(ground bounce)。不同电源须小心设计分割配置，以便让芯片到机板以及芯片到封装面的所有重要电源/接地电路的阻抗与电感都能达到最佳化状态。为了检验设计内容，使得静态与动态IR落差的分析、以及针对因电源/接地配置所造成的暂时电感进行同步切换噪声(SSN)的分析，这些都逐渐成为IC封装设计的必要步骤。去耦合电容被应用在愈来愈多的组件，用来改进电源/接地讯号的完整性，配合仿真与属性规划的需求。
新技术与解决方案
IC/封装协同设计
在过去12个月，IC/封装协同设计的观念逐渐在半导体厂商之间推广。随着密度、复杂度以及运作频率或产品的数据传输率持续增长，更多的限制亦开始套用至IC与封装上，相对地亦让业者能轻易在各种因素之间进行取舍，并进行最佳化设计。各种IC与封装设计技术持续演进，IC与封装设计流程须加以合并，在任何项目设计时程表中，规划协同设计的检查点(milestone)，并定期进行检视。冻结晶粒pad/凸块配置以及基板焊球是重要的检查点，让厂商能调整现有基板采购间隔配合各种先进设计，并避免对产品的供应时程产生负面影响。
在协同设计阶段中，最终IC与产品的需求被转换成互连与封装效能的目标。各种IC的总线运用不同的驱动器尺吋、速度与电压支持的需求，故电路组件定位与接合点/凸块位置在决定时必须考量封装的设计。基板技术、电路层堆栈、关键讯号的线路配置、差动讯号对的处理以及电源面的切分，都须在设计初期进行协调，让IC与封装的设计能同时进行。真正的协同设计模式不仅只是一套结合的流程或方式；它更代表一种文化，在各种因素之间取得平衡点，让最终封装产品的成本与效能达到最佳化的目标。
模拟与量测
在IC/封装协同设计阶段，部分电子封装设计参数，例如像特性阻抗、时间延迟以及电源层电感，都须在产品设计初期就加以考量。其它重要的讯号完整性虽无法精准地量测，但在完成第一次检验设计、3D线路配置以及关键或高速讯号已在部份封装区域中完成时，就能检验出讯号的完整性。这些参数可分为两类：频率领域与时间领域。在频率领域中包括回复损耗、插入损耗、以及讯号的串音，通常以散射参数、IR落差以及电源与接地层量出的电感作为代表。
在时间领域中，包括回铃、信号的过高或过低、延迟、串音、传导时间、传导时间扭曲、讯号抖动、位错误率(BER)、讯号的符元间干扰(ISI)以及因同步讯号切换时的电源分配所造成的SSN。封装设计的频率与时间领域效应都须妥善规划，方能确保机板上IC讯号的完整性。
为妥善规划封装线路的效能，Agere Systems运用一套特性规划流程，内部整合两种模式：电磁(EM)模拟与封装量测。这套技术针对每个模拟步骤图3设计一套对等的量测步骤，在任何特性规划阶段都能针对频率或时间领域进行比较与修正。在模拟方法上，广泛运用各种商业化工具撷取出各种复杂封装架构的寄性参数。在不同的应用中，将准静态或全波解决方案套用在整个封装、特定区域、或针对关键的电路。此外，从EM解决方案撷取出对等电路，供后续的电路仿真使用，尤其是时间领域的分析。
在量测技术方面，通常运用各种测试治具进行量测。业者须小心运用各种去嵌入技术，撷取出测试治具的各种效应。
向量网络分析可以用来量测测试的组件以及测试治具的散射参数，并从最初的测试结果中撷取出实验电路模型。时间领域的反射计可用来作为替代方案。模拟与量测的结果可针对可用封装的需求或产业规格进行比对。当这套技术中的所有方案都进行校正与修正之后，就能以最少的风险、成本、以及设计时间，利用任何方案的组合仿真产品的效能。
产品效能检验
在IC/封装协同设计的过程中，IC与产品需求被转换成封装的设计目标。高阶产品的各种因素取得最佳的平衡(例如高速效能与讯号密度)，并确定产品架构、接线点/凸块位置以及凸块配置图。在封装模拟与特性规划阶段，会评估封装的效能与各项产品目标，并在系统层级仿真中改进各种寄生效应。IC与封装设计以及特性规划流程最后透过产品与系统层级的效能检验，作为最终评测成功的指标。最终组件产品(或封装测试芯片)的仿真与测试，能为最终顾客提供效能的展示，亦为协同设计以及特性规划流程提供回馈。如图4与图5中的眼图。图4显示模拟一组高速(3.125 Gbits Serdes)讯号从IC传送至封装与40公分的背板。图5显示IC、封装、以及测试机板的相关量测数据。在比对这些数据后，显示各数据间有极高的关连性(眼图在320mV处开口，量测到的幅度为326mV)。
将IC与封装模拟及特性规划结合成一套组件或系统仿真流程，对于最终产品的成功与否扮演关键的因素。除了让顾客能在其系统软件中精准地仿真一或更多套产品外，它亦能封闭端至端设计流程的回路。当产品仿真流程被建立并检验后(尤其是产品含有多组高速讯号)，就可以决定不同IC与封装模式的效果、设计方法、以及各种因素的平衡点。各种最初效能目标(阻抗匹配、回复/插入损耗、噪声、以及时序预算)都可检验其可行性，以便持续改进端至端的协同设计以及开发成本最低、效能最佳的产品。
(本文由Agere公司提供)
