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抖动测量的基本原理

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  当Altera开始开发自己的40nmStratixIVFPGA时,该公司的工程师在设计与测试前沿的很多方面都面临挑战。用Altera首席架构师兼著名工程师MikePengLi博士的话说,建立40nm器件的动力是要充分利用摩尔定律所表述的技术真理,以在每只芯片中装入更多的逻辑、存储器和接口。

  Altera首席架构师及著名工程师MikePengLi博士解释说,器件级的抖动必须不断缩小,才能在物理层保持10–12的BER,同时也能在UI不断缩小时提供充足的裕度。“根据摩尔定律,我们能够显著增加StratixIV中的晶体管密度。更高密度减少了单晶体管成本,使我们能够在相同片芯面积中增加器件的功能和容量。但随着单芯片上晶体管数量的增长,以及FPGA被用于超高性能应用,如分组交换机或帧交换机,我们还需要增加StratixIV中的带宽,使数据能够快速地进出器件。”

  为了做到这一点,Altera必须支持自己客户可能选择实现的多种不同高速I/O,包括多代PCIExpress(PCIe1.1和PCIe2.0)、SerialATA/SAS(3Gbps和6Gbps)、FibreChannel(2.125Gbps、4.25Gbps和8.5Gbps)、40/100Gigabit以太网、CEI/OIF(6G和11G)、XFI(10G)和SFI/SFP+。Li表示:“我们得设计出整个硬件协议栈,使StratixIV能够支持所有不同的标准。”

  最近,EDN执行编辑RonWilson列举了Altera工程师的很多研究成果,当时他们成功地向市场推出了一款器件,并有望获得EDN的年度创新奖(参考文献1);事实上,该器件最终获得了“可编程逻辑与快速周转ASIC”类别的年度创新奖。

  毫无疑问的是,负责测试的Altera工程师成为了开发工作的幕后英雄,没有获得为设计团队颁发的荣誉。但他们的工作非常关键,因为他们要与新工艺尺度下制造的高速串行I/O线较劲,这些工艺将速度推到了商用测试设备可以承受的极限。

  信号完整性

  Li指出,随着速度的增长,今天的高速I/O设计正在更富挑战性。他说:“标准要求在物理层有10–12的误码率。随着UI(单元间隙)越来越小,要维持它并提供足够的裕度就越来越困难。其内在含义就是,器件级的抖动必须继续缩减。”

  Li指出,过去8年多以来,随着晶体管价格的下跌,通信行业选择将自己的资金投在硅片上去实现更高的速度,而不是投于构成通信信道的电缆或PCB(印刷电路板)材料。他表示:“今天硅片完成的功能包括发射器端的预加强和FEC(前向纠错)以及接收器端的自适应均衡等,用于补偿信道中的环境性变动。另外,有些客户希望将BER(误码率)改善到10–15或10–17,这样就可以放弃FEC等功能,从而有可能减少功耗。”

  据Li称,改善裕度的一个方法是尽量减小发射器的抖动。他说,抖动的一个主要来源是产生时钟信号的RO(环形振荡器)PLL(锁相环)中使用的VCO(压控振荡器)。他认为,ROPLL方案很有用,因为它为客户提供了频率设定上的灵活性。但ROPLL受到其相位噪声的限制,相位噪声会转换为随机抖动。为避免这种情况,Altera在其StratixIV器件上为其高性能PLL提供了一个基于LC的振荡器,代替ROPLL,提供低得多的噪声与抖动。

  功率完整性

  Altera特性描述小组的经理BozidarKrsnik称:“除了应对信号完整性的挑战以外,我们还要把大量精力花在功率完整性问题上。客户要求更低功率。通过可编程电源技术等创新,能够在电源裕度缩减时分析和确定电源的性能和作用。”

  Krsnik补充说:“功率挑战对FPGA尤其显著,”并指出了与ASIC的不同之处,“客户可以在FPGA结构中随心所欲地做东西。他们可以构建出一些极不寻常的最差情况,涉及到电源能级、时钟频率以及器件编程模式。”这就需要Altera的工程师作仔细分析,预测客户会做什么。

  Altera公司特性描述小组的经理BozidarKrsnik说:“除了解决信号完整性挑战以外,我们还把大量注意力放在功率完整性问题上。客户要求更低的功率。”

  测量

  许多测试工作都是由DanielChow负责的,他从2003年起就是Altera的高级技术人员。Chow带领一个团队,确定StratixIV的串行总线收发器的功率完整性和信号完整性,重点是抖动的测量。

  为了确定高速串行收发器的特性,Altera工程师设计了七种类型的特性板(表1)。采用这些电路板,工程师能够使用到FPGA的所有管脚,包括需要为器件各个子系统提供电源的电源脚。

表1.用于StratixIV的特性板

用于StratixIV的特性板

   有些功能出现在不止一块电路板上,尤其是功率完整性,因为功率会影响到一个器件的方方面面。另外,如果Chow不信任某块电路板测得的结果,他可以让一名工程师用另一块板作重复测试。

  一块能做功率完整性的特性板为FPGA核心、I/O信号、PLL、差分时钟和高速串行收发器提供一个PDN(功率分配网络)。图1表示了一块特性板,工程师用它确定功率完整性和收发器信号完整性。(此为表1中的1号板)。

一块StratixIV信号完整性特性板包含提供对FPGA高速I/O端口接入的SMA连接器

图1.一块StratixIV信号完整性特性板包含提供对FPGA高速I/O端口接入的SMA连接器

  图2是测试I/O端口信号完整性和功率完整性的一个典型配置。信号发生器和示波器等测试仪器连接到StratixIV特性板上,提供激励与测量功能。

测试I/O端口信号完整性和功率完整性的一个典型配置

图2.这是典型的测试设置,显示了用于测试StratixIV上I/O端口信号完整性和功率完整性的仪器。特性板为工程师提供接入StratixIV及其收发器的方法。

  Chow解释了为什么一个特性板需要每个FPGA功能的独立PDN输入。他说:“根据客户的应用与需求,FPGA可能以最佳性能运行,所有电源层都互相隔离,但这样做并非总有经济可行性。我们必须向客户推荐,FPGA哪些部分可以共享电源资源。我们希望了解电源资源的何种组合可以影响到信号完整性。”

  工程师们在用StratixIV作设计时可能需要将电源与器件收发器缓冲和PLL隔离开来。Chow指出:“如果电源上有太多动作,就不能永远共享一个电源。电源结构对客户应用和需求有很深的依赖;我们的工作是找到不同电源结构之间的折衷。”

  Chow和其它人同时用独立电源和公共电源确定收发器的特性。从测试中他们能看到组合电源如何影响到信号完整性。例如,拉低时钟功率的发射器或接收器会在传输的信号上增加过高的抖动。

  Altera工程师还确定了StratixIV器件在更宽DC电压范围内的特性,其范围宽于公司对客户的建议范围。他们在0.9V至1.4V电压下测试收发器,而后公布的建议范围为1.15V至1.25V,他们还对广泛温度范围和各种半导体工艺角落测试了StratixIV。

  信号完整性在串行链路中很重要。Altera信号完整性特性板的制造采用了工程师们能找到的最精密PCB材料和SMA连接器。为什么要这么做?因为他们必须尽可能减小走线和连接器可能增加的电压损耗和抖动,这样结果才能代表器件的固有特性。注意图1中SMA至FPGA的距离变化。工程师们用最短走线的SMA连接器,在无电力线噪声环境下测试收发器,尽可能减少了信号的退化问题。

  在一个宁静无扰的环境下作测试,Altera工程师能了解到一个器件的最好性能水平,但提供的不是真实性能数据。客户使用器件核心、逻辑和I/O部分的方式影响着收发器的性能,尤其是在高数据速率下。因此,Altera工程师们必须确定器件在各种工作配置下的性能。

  开始时,公司的特性描述工程师并没有简单地去使用每个门和I/O脚。那是一种不切实际的方法,因为没有客户会用到一片FPGA中的每只晶体管。Chow指出:“我们每个客户使用FPGA的方法都不相同。所以,我们会从客户获得样品设计,了解他们使用我们器件的方式。”一旦明白了客户使用器件的方式,Altera工程师们就对客户应用作仿真,但不是立刻动手。

  Altera工程师们会逐步从宁静环境测试转向实际环境测试。他们可能只从一只收发器着手,然后逐渐打开邻近的收发器,同时查看非加电FPGA核心逻辑电路与I/O脚的串扰与抖动。

  收发器运行以后,工程师们就开始检查FPGA的I/O脚,同时查看其对PDN和信号完整性的影响。然后,他们接通核心与逻辑部分的电源,并检查收发器的信号。工程师每接通器件一部分的电源,就检查一次功率完整性,查看噪声和电压骤降情况,它们对PLL和信号抖动都有很深刻的影响。

  Chow工作的核心就是研究抖动,以及确定其特性。他说:“十年前,我们不知道今天所理解的抖动。我们不知道TJ(总抖动)、RJ(随机抖动)、DJ(确定性抖动)、PJ(周期抖动)或ISI(符号间干扰)。随着FibreChannel和XAUI的实用,我们开始了解抖动。MikePengLi第一个懂得,当你规定BER时,只有TJ起作用。”

  为了测量抖动,Chow和其它Altera的工程师采用了一系列仪器,如来自Agilent技术公司、LeCroy公司和Tektronix公司的实时示波器与采样示波器。在实验室中,工程师还使用Agilent公司的频谱分析仪和Agilent公司与SynthesysResearch公司的BERT(误码率测试仪)。

  Chow用如此多仪器的原因是,每台仪器都是以不同方式监看抖动。他引用盲人摸象的典故,比喻测量抖动面临的挑战。“假如你是一位盲人,试图从触摸大象的某个部位来识别自己摸的东西。如果你摸到象鼻,你可能认为是条蛇。如果摸到一条腿,你可能认为那是一棵树。如果摸到耳朵,可能认为它是一把扇子。每种类型的仪器都让你看到抖动的一部分。”

   他指出,示波器是在时域测量抖动,频谱分析仪是在频域,而BERT使用数字域。Chow用频谱分析仪查看PJ,因为这个抖动分量包含有频率,这种仪器可以很容易显示它。他还喜欢用频谱分析仪测量RJ,因为它能测量相位噪声,并将结果转换为RJ。频谱分析仪还有低的噪声背景,最低为-160dBm,Chow喜欢用它在一个特定带宽下测量RJ。

  “RJ正在越变越小”,他说,并指出针对SFP和SFP+收发模块的标准都规定了约800fs的噪声。“对StratixIV器件,客户一般可以预期RJ值在600fs和700fs之间。在实验室中,我们能够测量低至400fs的RJ。很少有仪器能测量低于1ps的RJ。实时示波器才可以到这么低。”图3显示了一台采样示波器上的RJ和PJ,其中RJ=566fs。

在10.3 Gbps时,Stratix IV的一个串行I/O端口实现了566 fs的RJ(随机抖动)

图3.在10.3Gbps时,StratixIV的一个串行I/O端口实现了566fs的RJ(随机抖动)。感谢Altera公司供图。

  Chow用一台实时或采样示波器测量DJ、RJ、PJ和ISI。他用一台10–12BER的BERT测量TJ。如果所有抖动测量都正确完成,各抖动分量应近似等于TJ。

  Chow承认,有些时候抖动分量与TJ并不相符。Chow说:“这些矛盾性有时候来源于仪器,这就是为什么我们必须知道每台仪器如何得到抖动结果,包括硬件限制、软件实现、算法和抖动理论。我们这么做是因为每台仪器都是看到大象的不同部位。当抖动分量不相符时,Chow和他的团队会复核他们的测量过程,可能要用不同的示波器或时钟恢复系统再作尝试。”

  Chow可能要更换示波器,再作测量,因为当数据速率增加到8Gbps、10Gbps和11.3Gbps时,每种速率得到的结果都不相同。他表示,10年前也遇到过相同的问题,但时至今日,示波器制造商已经改进了自己的仪器,在数据速率高达5Gbps时,抖动值的差别可以在10%内(参考文献2)。在更高数据速率下,Chow看到不同制造商之间的差别在增加。

  Chow提出了差别的原因:较小的UI,它产生较小的抖动裕度,以及更快的上升与下降时间。Chow说:“仪器制造商不断告诫我们在测量中需要更多带宽。有些厂家建议说我们需要50GHz的采样示波器模块,根据经验法则,我们需要五倍于数据速率的带宽。”但Chow怀疑是否真正能在自己的示波器上看到一个10GHz信号。因为PCB走线和连接器都会减缓一个信号的跃变时间。他指出:“并且设备还非常昂贵。我们的工作是发现要推动的测量标准,以及真正需要哪种设备。”

  尽管Altera拥有了最新的测试设备,但客户一般却不会有。客户会尝试验证StratixIV的规格,但他们可能缺乏必要的设备。因此,Chow和他的工程师们必须培训现场应用工程师,告诉他们如何正确地完成测量。他曾收到现场报告,说客户用于测量StratixIV抖动性能的示波器没有足够低的背景噪声。客户会声称他们得不到与Altera一致的抖动测量结果;现场工程师必须解释说这个问题出在测试设备或测试设置,而不是器件上。

  Altera的工程师们确实了解了如何测试StratixIVFPGA及确定其特性。现在,其客户就可以利用该器件的串行I/O能力,用标准化和专有的协议设计与测试通信产品。

  参考文献

1.Wilson,Ron,“BringinggiantFPGAstoanewnode,”EDNInnovators2009,March2009.p.5.
2.Chow,Daniel,andRansomStephens,“MethodologyforJitterMeasurementCorrelationandConsistency,”ProceedingsfromDesignCon2005.

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